JPH0311035B2 - - Google Patents
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- JPH0311035B2 JPH0311035B2 JP58179608A JP17960883A JPH0311035B2 JP H0311035 B2 JPH0311035 B2 JP H0311035B2 JP 58179608 A JP58179608 A JP 58179608A JP 17960883 A JP17960883 A JP 17960883A JP H0311035 B2 JPH0311035 B2 JP H0311035B2
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- stage
- sense amplifier
- common data
- data line
- output
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、センスアンプ構成を改良したところ
の半導体メモリに関する。
の半導体メモリに関する。
従来の半導体メモリ、例えばMOSメモリにお
けるセンスアンプの構成を、第１図のスタテイツ
ク型MOSメモリを例に取つて説明する。ここで
１，２はメモリセル群で３はその単位回路からな
るメモリセルである。このメモリセルはワード線
４を駆動するデコーダ５によつてアクセスされ
る。出力信号はデータ線６，７に現われ、スイツ
チ用MOSトランジスタ８，９を通してコモンデ
ータ線１０，１１に現われる。
けるセンスアンプの構成を、第１図のスタテイツ
ク型MOSメモリを例に取つて説明する。ここで
１，２はメモリセル群で３はその単位回路からな
るメモリセルである。このメモリセルはワード線
４を駆動するデコーダ５によつてアクセスされ
る。出力信号はデータ線６，７に現われ、スイツ
チ用MOSトランジスタ８，９を通してコモンデ
ータ線１０，１１に現われる。
ここで従来例においては、コモンデータ線が４
ブロツクに分割されており、コモンデータ線１
０，１１はセンスアンプ１２にのみ接続されてい
る。そしてこの分割された４個のセンスアンプを
選択するために第１のアドレス信号Ａ０，０、
第２のアドレス信号Ａ１，１からなる４組みの
アドレス信号の内のいずれか１組の信号を各セン
スアンプに加える。センスアンプでは、これらの
アドレス信号により、ただ１個が選択されて、そ
の出力がこの４個のセンスアンプのコモン出力線
１３，１４に現われ、さらにセンスアンプ１５で
増幅され出力端子１６に出力OUTが現われる。
この従来例においては、コモンデータ線を４分割
にすることにより寄生容量を小さくでき高速化が
可能である。
ブロツクに分割されており、コモンデータ線１
０，１１はセンスアンプ１２にのみ接続されてい
る。そしてこの分割された４個のセンスアンプを
選択するために第１のアドレス信号Ａ０，０、
第２のアドレス信号Ａ１，１からなる４組みの
アドレス信号の内のいずれか１組の信号を各セン
スアンプに加える。センスアンプでは、これらの
アドレス信号により、ただ１個が選択されて、そ
の出力がこの４個のセンスアンプのコモン出力線
１３，１４に現われ、さらにセンスアンプ１５で
増幅され出力端子１６に出力OUTが現われる。
この従来例においては、コモンデータ線を４分割
にすることにより寄生容量を小さくでき高速化が
可能である。
ところが近年、スタテイツク型MOSメモリー
の大容量化が進むにつれて、データ線の数が増え
第１図の従来例における４分割されたコモンデー
タ線１個あたりに接続されるデータ線の数が増え
ることになり、寄生容量の増加が進み、高速読出
しが困難になる。具体例をあげれば４キロビツト
メモリーにおいては、通常64行×64列構成を取
り、データ線は64組となる。従つて、第１図の構
成を取る場合、コモンデータ線１組あたり16組接
続されることになる。一方、64キロビツトメモリ
においては、通常256行×256列構成を取るためデ
ータ線は256組になる。従つて第１図の構成を取
る場合、コモンデータ線１組あたり64組接続され
ることになり、寄生容量が大きくなり高速読出し
が困難となる。
の大容量化が進むにつれて、データ線の数が増え
第１図の従来例における４分割されたコモンデー
タ線１個あたりに接続されるデータ線の数が増え
ることになり、寄生容量の増加が進み、高速読出
しが困難になる。具体例をあげれば４キロビツト
メモリーにおいては、通常64行×64列構成を取
り、データ線は64組となる。従つて、第１図の構
成を取る場合、コモンデータ線１組あたり16組接
続されることになる。一方、64キロビツトメモリ
においては、通常256行×256列構成を取るためデ
ータ線は256組になる。従つて第１図の構成を取
る場合、コモンデータ線１組あたり64組接続され
ることになり、寄生容量が大きくなり高速読出し
が困難となる。
この問題を解決するために、コモンデータ線の
分割を大きくすることが考えられる。すなわち64
キロビツトメモリにおいて、分割を16に増やすこ
とにより、１組のコモンデータ線あたり16組のデ
ータ線が接続されることになり、コモンデータ線
の寄生容量の増加を押えることができる。
分割を大きくすることが考えられる。すなわち64
キロビツトメモリにおいて、分割を16に増やすこ
とにより、１組のコモンデータ線あたり16組のデ
ータ線が接続されることになり、コモンデータ線
の寄生容量の増加を押えることができる。
しかしこの多分割による欠点は、コモンデータ
線の分だけセンスアンプを必要とするため、すな
わち、この64キロビツトメモリにおいては、16個
のセンスアンプが必要となり今度は、センスアン
プのコモン出力線の寄生容量が増加することであ
る。すなわち、64キロビツトメモリを４分割から
16分割にした場合、センスアンプの入力すなわち
コモンデータ線は、約1/4に寄生容量を減らすこ
とができるが、センスアンプの出力すなわちコモ
ン出力線の寄生容量は、約４倍となり、結局あま
り高速性の改善が計れないと言う問題点がある。
線の分だけセンスアンプを必要とするため、すな
わち、この64キロビツトメモリにおいては、16個
のセンスアンプが必要となり今度は、センスアン
プのコモン出力線の寄生容量が増加することであ
る。すなわち、64キロビツトメモリを４分割から
16分割にした場合、センスアンプの入力すなわち
コモンデータ線は、約1/4に寄生容量を減らすこ
とができるが、センスアンプの出力すなわちコモ
ン出力線の寄生容量は、約４倍となり、結局あま
り高速性の改善が計れないと言う問題点がある。
本発明の目的は、上記問題点を解消し、大容量
半導体メモリに対して、高速読出し可能なセンス
アンプの構成を有するところの半導体メモリを提
供することにある。
半導体メモリに対して、高速読出し可能なセンス
アンプの構成を有するところの半導体メモリを提
供することにある。
本発明の半導体メモリは、２次元状にＸ−Ｙ方
向に配置された複数のメモリセルと、同一のＹ軸
上に配置された前記メモリセルを共通に接続しこ
れらメモリセルからの信号をそれぞれ伝達する複
数のデータ線と、これらデータ線を複数ずつの複
数の組に分けてこれら各組と対応して設けられた
第１段のコモンデータ線と、前記複数のデータ線
のうちの少なくとも１つを選択して対応する前記
第１段のコモンデータ線に接続する選択手段と、
前記第１段のコモンデータ線と対応して設けられ
活性化時に対応する前記第１段のコモンデータ線
の信号をそれぞれ増幅する第１段のセンスアンプ
と、出力段のセンスアンプと、前記第１段のセン
スアンプと前記出力段のセンスアンプとの間に設
けられ、前段のセンスアンプを複数ずつの複数の
組に分けてこれら各組と対応して設けられ対応す
る前記前段のセンスアンプの出力信号をそれぞれ
伝達する少なくとも１段の中間段のコモンデータ
線と、これら中間段のコモンデータ線と対応して
設けられ活性化時に対応する前記中間段のコモン
データ線の信号をそれぞれ増幅する少なくとも１
段の中間段のセンスアンプと、これら中間段のセ
ンスアンプのうちの最後段のセンスアンプの出力
信号を前記出力段のセンスアンプへ伝達する出力
段のコモンデータ線と、前記複数の第１段のコモ
ンデータ線のうちの１つの信号が前記出力段のセ
ンスアンプに伝達されるように前記第１段及び中
間段のセンスアンプを活性化制御する活性化手段
とを含んで構成される。
向に配置された複数のメモリセルと、同一のＹ軸
上に配置された前記メモリセルを共通に接続しこ
れらメモリセルからの信号をそれぞれ伝達する複
数のデータ線と、これらデータ線を複数ずつの複
数の組に分けてこれら各組と対応して設けられた
第１段のコモンデータ線と、前記複数のデータ線
のうちの少なくとも１つを選択して対応する前記
第１段のコモンデータ線に接続する選択手段と、
前記第１段のコモンデータ線と対応して設けられ
活性化時に対応する前記第１段のコモンデータ線
の信号をそれぞれ増幅する第１段のセンスアンプ
と、出力段のセンスアンプと、前記第１段のセン
スアンプと前記出力段のセンスアンプとの間に設
けられ、前段のセンスアンプを複数ずつの複数の
組に分けてこれら各組と対応して設けられ対応す
る前記前段のセンスアンプの出力信号をそれぞれ
伝達する少なくとも１段の中間段のコモンデータ
線と、これら中間段のコモンデータ線と対応して
設けられ活性化時に対応する前記中間段のコモン
データ線の信号をそれぞれ増幅する少なくとも１
段の中間段のセンスアンプと、これら中間段のセ
ンスアンプのうちの最後段のセンスアンプの出力
信号を前記出力段のセンスアンプへ伝達する出力
段のコモンデータ線と、前記複数の第１段のコモ
ンデータ線のうちの１つの信号が前記出力段のセ
ンスアンプに伝達されるように前記第１段及び中
間段のセンスアンプを活性化制御する活性化手段
とを含んで構成される。
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第２図は本発明の一実施例の要部を示す回路
図、第３図はその一部詳細回路図である。
図、第３図はその一部詳細回路図である。
本実施例は、２次元状にＸ−Ｙ方向に配置され
たＮ×Ｍビツトのメモリセル３６からなるメモリ
セル群３１，３２と、同一のＹ軸上に配置された
メモリセル３６を共通に接続しこれらメモリセル
３６からの信号をそれぞれ伝達する対をなす複数
のデータ線６０，６１，……とを有する半導体メ
モリにおいて、データ線６０，６１，…を複数対
ずつの８組に分けてこれら各組と対応して設けら
れた対をなす第１段のコモンデータ線４０，４
１，…と、データ線６０，６１，…のうちの少な
くとも１対を選択して対応する第１段のコモンデ
ータ線に接続する選択手段のｎ−MOSトランジ
スタ３８，３９，…と、第１段のコモンデータ線
４０，４１，…の各対と対応して設けられ活性化
時に対応する第１段のコモンデータ線の信号をそ
れぞれ増幅する第１段のセンスアンプ４２〜４９
を備えた第１段のセンスアンプ群６２と、出力段
のセンスアンプ５９と、第１段のセンスアンプ群
６２と出力段のセンスアンプ５９との間に設けら
れ、前段すなわち第１段のセンスアンプ４２〜４
９を２つずつの４組に分けてこれら各組と対応し
て設けられ対応する第１段のセンスアンプの出力
信号をそれぞれ伝達する対をなす中間段すなわち
第２段のコモンデータ線５０，５１，…と、これ
ら第２段のコモンデータ線５０，５１，…の各対
と対応して設けられ活性化時に対応する第２段の
コモンデータ線の信号をそれぞれ増幅する中間段
すなわち第２段のセンスアンプ５３〜５６を備え
た第２段のセンスアンプ群６３と、これら第２段
のセンスアンプ５３〜５６の出力信号を出力段の
センスアンプ５９へ伝達する対をなす出力段のコ
モンデータ線５７，５８と、Ｙ軸選択信号Ａ０，
Ａ０，Ａ１，１，Ａ２，２により複数の第１
段のコモンデータ線４０，４１のうちの１対のコ
モンデータ線の信号が出力段のセンスアンプ５９
に伝達されるように第１段及び第２段のセンスア
ンプ４２〜４９，５３〜５６を活性化制御する活
性化手段のトランジスタ８３，…，９３，９４，
…とを含む構成となつている。なお、図において
DINはデータ入力線である。
たＮ×Ｍビツトのメモリセル３６からなるメモリ
セル群３１，３２と、同一のＹ軸上に配置された
メモリセル３６を共通に接続しこれらメモリセル
３６からの信号をそれぞれ伝達する対をなす複数
のデータ線６０，６１，……とを有する半導体メ
モリにおいて、データ線６０，６１，…を複数対
ずつの８組に分けてこれら各組と対応して設けら
れた対をなす第１段のコモンデータ線４０，４
１，…と、データ線６０，６１，…のうちの少な
くとも１対を選択して対応する第１段のコモンデ
ータ線に接続する選択手段のｎ−MOSトランジ
スタ３８，３９，…と、第１段のコモンデータ線
４０，４１，…の各対と対応して設けられ活性化
時に対応する第１段のコモンデータ線の信号をそ
れぞれ増幅する第１段のセンスアンプ４２〜４９
を備えた第１段のセンスアンプ群６２と、出力段
のセンスアンプ５９と、第１段のセンスアンプ群
６２と出力段のセンスアンプ５９との間に設けら
れ、前段すなわち第１段のセンスアンプ４２〜４
９を２つずつの４組に分けてこれら各組と対応し
て設けられ対応する第１段のセンスアンプの出力
信号をそれぞれ伝達する対をなす中間段すなわち
第２段のコモンデータ線５０，５１，…と、これ
ら第２段のコモンデータ線５０，５１，…の各対
と対応して設けられ活性化時に対応する第２段の
コモンデータ線の信号をそれぞれ増幅する中間段
すなわち第２段のセンスアンプ５３〜５６を備え
た第２段のセンスアンプ群６３と、これら第２段
のセンスアンプ５３〜５６の出力信号を出力段の
センスアンプ５９へ伝達する対をなす出力段のコ
モンデータ線５７，５８と、Ｙ軸選択信号Ａ０，
Ａ０，Ａ１，１，Ａ２，２により複数の第１
段のコモンデータ線４０，４１のうちの１対のコ
モンデータ線の信号が出力段のセンスアンプ５９
に伝達されるように第１段及び第２段のセンスア
ンプ４２〜４９，５３〜５６を活性化制御する活
性化手段のトランジスタ８３，…，９３，９４，
…とを含む構成となつている。なお、図において
DINはデータ入力線である。
本実施例は、2N×Ｍビツトのスタテイツク型
MOSメモリーを2N×Ｍワード１ビツト構成にし
たときのセンスアンプの構成を示している。メモ
リーセル群３１，３２は例えば、Ｘデコーダ３３
によりワード線３４，３５が選択されて高レベル
となり、メモリセル３６が読出される。読出され
た信号は、Ｙデコーダによつて選択されオン状態
となつたトランスフアーｎ−MOSトランジスタ、
例えばＹデコーダからのＹ０信号の端子３７への
印加によつて、トランジスタ３８，３９を通つて
コモンデータ線４０，４１に現われる。
MOSメモリーを2N×Ｍワード１ビツト構成にし
たときのセンスアンプの構成を示している。メモ
リーセル群３１，３２は例えば、Ｘデコーダ３３
によりワード線３４，３５が選択されて高レベル
となり、メモリセル３６が読出される。読出され
た信号は、Ｙデコーダによつて選択されオン状態
となつたトランスフアーｎ−MOSトランジスタ、
例えばＹデコーダからのＹ０信号の端子３７への
印加によつて、トランジスタ３８，３９を通つて
コモンデータ線４０，４１に現われる。
本実施例においては、このコモンデータ線を例
えば８ブロツクに分割し、コモンデータ線４０，
４１は第１段のセンスアンプ群６２の内の１つで
あるセンスアンプ４２に接続される。更に、この
分割された８個の第１段のセンスアンプ４２〜４
９は、例えば、センスアンプ４２と４３、センス
アンプ４４と４５、センスアンプ４６，４７、セ
ンスアンプ４８と４９のように、２個づつ組を作
り計４組のセンスアンプブロツクを構成する。そ
して各組内のセンスアンプ出力は、共通に接続さ
れコモン出力として第２段のセンスアンプ５３〜
５６へ接続される。そしてこの分割された第１段
のセンスアンプの各組から一つのセンスアンプを
選択するために第３のアドレス信号Ａ２，２の
いずれか一つを各センスアンプ４２〜４９に加え
る。本実施例ではアドレス信号Ａ２によりセンス
アンプ４２が選択されて、コモンデータ線５０，
５１にデータが現われる。
えば８ブロツクに分割し、コモンデータ線４０，
４１は第１段のセンスアンプ群６２の内の１つで
あるセンスアンプ４２に接続される。更に、この
分割された８個の第１段のセンスアンプ４２〜４
９は、例えば、センスアンプ４２と４３、センス
アンプ４４と４５、センスアンプ４６，４７、セ
ンスアンプ４８と４９のように、２個づつ組を作
り計４組のセンスアンプブロツクを構成する。そ
して各組内のセンスアンプ出力は、共通に接続さ
れコモン出力として第２段のセンスアンプ５３〜
５６へ接続される。そしてこの分割された第１段
のセンスアンプの各組から一つのセンスアンプを
選択するために第３のアドレス信号Ａ２，２の
いずれか一つを各センスアンプ４２〜４９に加え
る。本実施例ではアドレス信号Ａ２によりセンス
アンプ４２が選択されて、コモンデータ線５０，
５１にデータが現われる。
ここで、分割された第１段のセンスアンプの各
組のコモン出力は、コモンデータ線５０，５１を
センスアンプ５３に接続されるように、各組専用
の第２段のセンスアンプに接続される。そしてこ
の分割された４個の第２段のセンスアンプ５３〜
５６を選択するため、第１のアドレス信号Ａ０，
Ａ０と第２のアドレス信号Ａ１，１の組合わさ
れた４組の内いずれか１組のアドレス信号をセン
スアンプ５３〜５６に加える。第２段のセンスア
ンプ５３〜５６では、これらの信号によりその内
のただ１つが選択されて、これから出力端子５２
に出力OUTがあらわれる。
組のコモン出力は、コモンデータ線５０，５１を
センスアンプ５３に接続されるように、各組専用
の第２段のセンスアンプに接続される。そしてこ
の分割された４個の第２段のセンスアンプ５３〜
５６を選択するため、第１のアドレス信号Ａ０，
Ａ０と第２のアドレス信号Ａ１，１の組合わさ
れた４組の内いずれか１組のアドレス信号をセン
スアンプ５３〜５６に加える。第２段のセンスア
ンプ５３〜５６では、これらの信号によりその内
のただ１つが選択されて、これから出力端子５２
に出力OUTがあらわれる。
本実施例の場合は、アドレス信号０，１の
組合せが選択レベルとなり、第２段のセンスアン
プ５３が選択され、コモン出力線５７，５８にデ
ータが現われ、さらにセンスアンプ５９で増幅さ
れ、出力端子５２に選択されたメモリセル３６の
データが出力される。
組合せが選択レベルとなり、第２段のセンスアン
プ５３が選択され、コモン出力線５７，５８にデ
ータが現われ、さらにセンスアンプ５９で増幅さ
れ、出力端子５２に選択されたメモリセル３６の
データが出力される。
次に、第３図に示す第１段及び第２段のセンス
アンプの具体的な回路例を用いより詳しく本実施
例の動作を説明する。
アンプの具体的な回路例を用いより詳しく本実施
例の動作を説明する。
第３図において、７１は第１段のセンスアンプ
とその活性化手段を含む第１段のセンスアンプ回
路を、７２は第２段のセンスアンプとその活性化
手段を含む第２段のセンスアンプ回路を示す。ｎ
−MOSトランジスタ８１，８２は差動型対を構
成し、抵抗８４，８５は負荷となつている。ｎ−
MOSトランジスタ８３はこれらの差動増幅回路
を、アドレス信号Ａ２が高レベルのときだけ動作
状態とするトランジスタスイツチを構成してい
る。このスイツチがオンすることによりコモンデ
ータ線４０，４１の信号は増幅され、第１段のセ
ンスアンプのコモンデータ線５０，５１に信号が
現われる。ｎ−MOSトランジスタ９１，９２は
別の差動型対を構成し、抵抗９５，９６は負荷と
なつている。ｎ−MOSトランジスタ９３，９４
は、これらの差動増幅回路をアドレス信号０，
Ａ１が高レベルのときだけ動作状態とするトラン
ジスタスイツチを構成している。これらのスイツ
チがオンすることによつて、コモンデータ線５
０，５１の信号は増幅され、第２段のセンスアン
プのコモンデータ線５７，５８に信号があらわれ
る。
とその活性化手段を含む第１段のセンスアンプ回
路を、７２は第２段のセンスアンプとその活性化
手段を含む第２段のセンスアンプ回路を示す。ｎ
−MOSトランジスタ８１，８２は差動型対を構
成し、抵抗８４，８５は負荷となつている。ｎ−
MOSトランジスタ８３はこれらの差動増幅回路
を、アドレス信号Ａ２が高レベルのときだけ動作
状態とするトランジスタスイツチを構成してい
る。このスイツチがオンすることによりコモンデ
ータ線４０，４１の信号は増幅され、第１段のセ
ンスアンプのコモンデータ線５０，５１に信号が
現われる。ｎ−MOSトランジスタ９１，９２は
別の差動型対を構成し、抵抗９５，９６は負荷と
なつている。ｎ−MOSトランジスタ９３，９４
は、これらの差動増幅回路をアドレス信号０，
Ａ１が高レベルのときだけ動作状態とするトラン
ジスタスイツチを構成している。これらのスイツ
チがオンすることによつて、コモンデータ線５
０，５１の信号は増幅され、第２段のセンスアン
プのコモンデータ線５７，５８に信号があらわれ
る。
すなわち、第１段のセンスアンプにおいてはア
ドレス信号Ａ２，２により２通り選択され、ま
た第２段のセンスアンプにおいては、アドレス信
号AA０，０，Ａ１，１の組合せにより４通
りの選択が行なわれ、結局８通りの選択、組合せ
が可能となり、本回路により第２図のセンスアン
プの機能を完全に行なうことができる。なお、第
３図においてVccは電源である。
ドレス信号Ａ２，２により２通り選択され、ま
た第２段のセンスアンプにおいては、アドレス信
号AA０，０，Ａ１，１の組合せにより４通
りの選択が行なわれ、結局８通りの選択、組合せ
が可能となり、本回路により第２図のセンスアン
プの機能を完全に行なうことができる。なお、第
３図においてVccは電源である。
この結果、本実施例においては、第１段のセン
スアンプ４２〜４９の入力端に寄生する容量は、
例えば第１図に示した従来例の約1/2となる。こ
れは１個のセンスアンプで負担するメモリの数が
半分となるためである。さらに第１段および第２
段のセンスアンプの各コモン出力線に寄生する容
量は、本実施例においてそれぞれセンスアンプ２
個、４個分と少ないため、寄生容量は小さく、高
速化を実現できる。
スアンプ４２〜４９の入力端に寄生する容量は、
例えば第１図に示した従来例の約1/2となる。こ
れは１個のセンスアンプで負担するメモリの数が
半分となるためである。さらに第１段および第２
段のセンスアンプの各コモン出力線に寄生する容
量は、本実施例においてそれぞれセンスアンプ２
個、４個分と少ないため、寄生容量は小さく、高
速化を実現できる。
一方第１図に示す従来例と比較して、センスア
ンプが１段から２段に増えたことにより、速度の
低下を招くことが考えられるが、一般のMOSメ
モリにおいては全体のセンスアンプは３〜４段構
成となつているため、ここで増えたセンスアンプ
段は３段目以降のセンスアンプ数を調整すること
により、速度の遅れを回避することができる。
ンプが１段から２段に増えたことにより、速度の
低下を招くことが考えられるが、一般のMOSメ
モリにおいては全体のセンスアンプは３〜４段構
成となつているため、ここで増えたセンスアンプ
段は３段目以降のセンスアンプ数を調整すること
により、速度の遅れを回避することができる。
なお、第２図に示す一実施例においては、第１
段のセンスアンプ群の４組のセンスアンプにアド
レス信号Ａ２，２を加えて各組のセンスアンプ
のうち１個を活性化する手段を取つたが、アドレ
ス信号Ａ２，２の代わりにアドレス信号Ａ２，
Ａ２，Ａ１，１，Ａ０，０のデコード信号を
用いることにより、４組計８個のセンスアンプの
うち目的のデータが入力するセンスアンプ１個だ
けを活性化させることもできる。この場合の利点
は、活性化させる第１段のセンスアンプの数を４
個から１個にすることによりこの部分の消費電力
を1/4にすることが可能となることである。
段のセンスアンプ群の４組のセンスアンプにアド
レス信号Ａ２，２を加えて各組のセンスアンプ
のうち１個を活性化する手段を取つたが、アドレ
ス信号Ａ２，２の代わりにアドレス信号Ａ２，
Ａ２，Ａ１，１，Ａ０，０のデコード信号を
用いることにより、４組計８個のセンスアンプの
うち目的のデータが入力するセンスアンプ１個だ
けを活性化させることもできる。この場合の利点
は、活性化させる第１段のセンスアンプの数を４
個から１個にすることによりこの部分の消費電力
を1/4にすることが可能となることである。
又、上記実施例において第１段のセンスアンプ
群と、第２段のセンスアンプ群に分ける例を示し
たが、さらに第２段のセンスアンプ群を例えば２
組に分割し、さらに第３段のセンスアンプ群（こ
の場合は計２個）を設けることにより第２のセン
スアンプのコモン出力線の寄生容量を軽減し、さ
らに高速化を計ることも可能である。
群と、第２段のセンスアンプ群に分ける例を示し
たが、さらに第２段のセンスアンプ群を例えば２
組に分割し、さらに第３段のセンスアンプ群（こ
の場合は計２個）を設けることにより第２のセン
スアンプのコモン出力線の寄生容量を軽減し、さ
らに高速化を計ることも可能である。
なお又、以上の説明はスタテイツ型MOSメモ
リを取上げたが、ダイナミツク型MOSメモリに
おいては上記説明において、センスアンプに入力
するデータ線及びコモンデータ線を１組でなく１
本とすることにより、又トランジスタはMOS型
以外でも本発明を適用できることは言うまでもな
い。
リを取上げたが、ダイナミツク型MOSメモリに
おいては上記説明において、センスアンプに入力
するデータ線及びコモンデータ線を１組でなく１
本とすることにより、又トランジスタはMOS型
以外でも本発明を適用できることは言うまでもな
い。
以上、詳細に説明したとおり、本発明によれ
ば、センスアンプ群を多段構成にすることによ
り、データ線あるいはコモンデータ線すなわちセ
ンスアンプの入力部、及びコモン出力線すなわち
センスアンプの出力部の接続線数を小さくし、寄
生容量の増加を押えることにより高速読出し可能
なセンスアンプの構成を有する半導体メモリを得
ることができる。
ば、センスアンプ群を多段構成にすることによ
り、データ線あるいはコモンデータ線すなわちセ
ンスアンプの入力部、及びコモン出力線すなわち
センスアンプの出力部の接続線数を小さくし、寄
生容量の増加を押えることにより高速読出し可能
なセンスアンプの構成を有する半導体メモリを得
ることができる。
第１図は従来の半導体メモリ装置の一例の要部
を示す回路図、第２図は本発明の一実施例の要部
を示す回路図、第３図はその一部詳細回路図であ
る。 １，２……メモリセル群、３……セル、４……
ワード線、５……デコーダ、６，７……データ
線、８，９……MOSトランジスタ、１０，１１
……コモンデータ線、１２……センスアンプ、１
３，１４……コモン出力線、１５……センスアン
プ、３１，３２……メモリ群、３３……Ｘデコー
ダ、３４，３５……ワード線、３６……メモリセ
ル、３７……選択信号入力端子、３８，３９……
ｎ−MOSトランジスタ、４０，４１……コモン
データ線、４２，４３，４４，４５，４６，４
７，４８，４９……第１段のセンスアンプ、５
０，５１……コモンデータ線、５２……出力端
子、５７，５８……コモンデータ線、５３，５
４，５５，５６……第２段のセンスアンプ、５９
……センスアンプ、６０，６１……データ線、６
２……第１段のセンスアンプ群、６３……第２段
のセンスアンプ群、７１……第１段のセンスアン
プ回路、７２……第２段のセンスアンプ回路、８
１，８２，８３……ｎ−MOSトランジスタ、８
４，８５……抵抗、９１，９２，９３，９４……
ｎ−MOSトランジスタ、９５，９６……抵抗、
Ａ０，０，Ａ１，１，Ａ２，２……アドレ
ス信号、DIN……データ入力線、Vcc……電源。
を示す回路図、第２図は本発明の一実施例の要部
を示す回路図、第３図はその一部詳細回路図であ
る。 １，２……メモリセル群、３……セル、４……
ワード線、５……デコーダ、６，７……データ
線、８，９……MOSトランジスタ、１０，１１
……コモンデータ線、１２……センスアンプ、１
３，１４……コモン出力線、１５……センスアン
プ、３１，３２……メモリ群、３３……Ｘデコー
ダ、３４，３５……ワード線、３６……メモリセ
ル、３７……選択信号入力端子、３８，３９……
ｎ−MOSトランジスタ、４０，４１……コモン
データ線、４２，４３，４４，４５，４６，４
７，４８，４９……第１段のセンスアンプ、５
０，５１……コモンデータ線、５２……出力端
子、５７，５８……コモンデータ線、５３，５
４，５５，５６……第２段のセンスアンプ、５９
……センスアンプ、６０，６１……データ線、６
２……第１段のセンスアンプ群、６３……第２段
のセンスアンプ群、７１……第１段のセンスアン
プ回路、７２……第２段のセンスアンプ回路、８
１，８２，８３……ｎ−MOSトランジスタ、８
４，８５……抵抗、９１，９２，９３，９４……
ｎ−MOSトランジスタ、９５，９６……抵抗、
Ａ０，０，Ａ１，１，Ａ２，２……アドレ
ス信号、DIN……データ入力線、Vcc……電源。
Claims (1)
- １ ２次元状にＸ−Ｙ方向に配置された複数のメ
モリセルと、同一のＹ軸上に配置された前記メモ
リセルを共通に接続しこれらメモリセルからの信
号をそれぞれ伝達する複数のデータ線と、これら
データ線を複数ずつの複数の組に分けてこれら各
組と対応して設けられた第１段のコモンデータ線
と、前記複数のデータ線のうちの少なくとも１つ
を選択して対応する前記第１段のコモンデータ線
に接続する選択手段と、前記第１段のコモンデー
タ線と対応して設けられ活性化時に対応する前記
第１段のコモンデータ線の信号をそれぞれ増幅す
る第１段のセンスアンプと、出力段のセンスアン
プと、前記第１段のセンスアンプと前記出力段の
センスアンプとの間に設けられ、前段のセンスア
ンプを複数ずつの複数の組に分けてこれら各組と
対応して設けられ対応する前記前段のセンスアン
プの出力信号をそれぞれ伝達する少なくとも１段
の中間段のコモンデータ線と、これら中間段のコ
モンデータ線と対応して設けられ活性化時に対応
する前記中間段のコモンデータ線の信号をそれぞ
れ増幅する少なくとも１段の中間段のセンスアン
プと、これら中間段のセンスアンプのうちの最後
段のセンスアンプの出力信号を前記出力段のセン
スアンプへ伝達する出力段のコモンデータ線と、
前記複数の第１段のコモンデータ線のうちの１つ
のコモンデータ線の信号が前記出力段のセンスア
ンプに伝達されるように前記第１段及び中間段の
センスアンプを活性化制御する活性化手段とを含
むことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179608A JPS6070590A (ja) | 1983-09-28 | 1983-09-28 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179608A JPS6070590A (ja) | 1983-09-28 | 1983-09-28 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070590A JPS6070590A (ja) | 1985-04-22 |
| JPH0311035B2 true JPH0311035B2 (ja) | 1991-02-15 |
Family
ID=16068718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179608A Granted JPS6070590A (ja) | 1983-09-28 | 1983-09-28 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070590A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2840277B2 (ja) * | 1988-02-16 | 1998-12-24 | テキサス インスツルメンツ インコーポレイテツド | 改良したバイ―ｃｍｏｓ読取り／書込みメモリ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117178A (en) * | 1981-01-08 | 1982-07-21 | Nec Corp | Memory circuit |
-
1983
- 1983-09-28 JP JP58179608A patent/JPS6070590A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6070590A (ja) | 1985-04-22 |
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