JPH0479080B2 - - Google Patents
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Description
【発明の詳細な説明】
この発明は、半導体記憶装置、特にスタテイツ
ク型ランダム・アクセス・メモリ（RAM）とし
ての半導体記憶装置に関する。 スタテイツク型RAMにおけるコモンデータ線
対CDL、の信号を増幅して、データ出力バ
ツフア回路を伝えるセンスアンプは、差動
MISFETと、その負荷として電流ミラー回路
（アクテイブ負荷）とで構成された非対称型差動
増幅回路が用いられていた。したがつて、出力信
号として、差動MISFETのドレイン電流の差の
電流が得られるため、このセンス・アンプは、比
較的感度を高くすることができる。しかし、増幅
率は５程度と小さいため、コモンデータ線CDL、
CDLからの入力レベル差が大きくならなければ、
所定の出力電圧が得られない。 また、このセンス・アンプを構成する素子の特
性のバラツキ等により生じるオフセツト電圧が、
そのまま次段に伝えられてしまうという欠点をこ
のセンス・アンプは持つている。さらにこのセン
ス・アンプは、一対の入力信号レベル差を入力信
号として受け、回路の接地電位に対して上記入力
信号レベル差に応じた電位を有する出力信号を形
成する非対称型であるため、次段のロジツクスレ
ツシヨルド電圧の影響を受け、ノイズマージンも
小さくなる。以上のことより、上記センスアンプ
を用いた場合、コモンデータ線対CDL、の
レベル差を約0.5ボルトと大きくする必要があり、
高速動作化を図る上で大きな障害となつている。 この発明の目的は、高速動作化を図つた半導体
記憶装置を提供することにある。 この発明の他の目的は、素子の特性のバラツ
キ、ノイズの影響を軽減した高感度のセンスアン
プを備えた半導体記憶装置を提供することにあ
る。 この発明に従えば、コモンデータ線対CDL、
CDLの信号を受け、互いに逆相の出力信号を形
成する並列形態の第１、第２の非対称型差動増幅
回路がセンスアンプとして用いられる。 以下、この発明を実施例とともに詳細に説明す
る。 〔スタテイツクメモリシステムの構成及び動作〕 スタテイツクメモリシステムの構成を第１図に
従つて説明する。まず、点線で囲まれたブロツク
ダイアグラムはスタテイツクメモリシステムを示
しており、このシステムはＳ−RAM IC
ARRAY（以下、Ｓ−RAMと称する。）並びに計
算機の中央処理装置（以下、CPUと称する、図
示せず。）とＳ−RAMとの間のインターフエイ
ス回路から構成されている。Ｅはバツクアツプの
機能を原理的に表わした電源回路であり、通常は
電源EOが働いているが、電源EOをOFFにしたと
き或はそれが故障したときに補助の電源EBが働
きメモリチツプの記憶内容を保持するように構成
されている。なお、電源VCCとVSSは全メモリIC
に共通となつている。 次に上記スタテイツクメモリシステムとCPU
との間の入出力信号を説明する。まず、アドレス
信号A0〜Akは実線で囲んだＳ−RAM内の2k個の
メモリセルのアドレスを選択する信号である。そ
のうち、A0〜Aiのアドレス信号は各メモリICに
共通なアドレス信号として割り当てられ、Ai+1〜
Akのアドレス信号はｍ列のICアレイの選択信号
として割り当てられ、各列のICに共通なチツプ
セレクト信号として使われる。はライトイ
ネーブル信号であり、Ｓ−RAMにおけるデータ
の読出し及び書込み命令信号であり、全メモリ
ICのWE端子に供給される。MSはＳ−RAMのメ
モリ動作を開始させる、メモリ起動信号である。
D1〜D8はCPUとＳ−RAMとを結ぶデータバス
における入出力データである。 次にスタテイツクメモリシステムをＳ−RAM
と上記インターフエイス回路に分けて説明する。
まず、Ｓ−RAMはnkビツト集積回路（以下、nk
と称する。なお、1kビツトは210＝1024ビツトを
示している。）を列にｍ個、行にＢ個配列し、（ｎ
×ｍ）ワード×Ｂビツトのマトリクス状に結線さ
れたICアレイより成つている。なお、Ｂ行のIC
アレイの各行におけるメモリICのデータ入力端
子Dioとデータ出力端子Dputは共通に接続されて
いる。 次にインターフエイス回路を説明する。ADR
はCPUから送出されるアドレス信号A0〜Akを受
信し、Ｓ−RAMの動作にあつたタイミングのア
ドレス信号に変換するアドレスレシーバである。 DCRはＳ−RAMのチツプを選択するためのチ
ツプ選択制御信号（以下、CS1〜CSnと称する。
ｍ＝2k-i）を送出するデコーダである。 DBCはCPUとＳ−RAMとの間のデータ入出力
がゲート制御信号GCにより切換えられるデータ
バスドライバである。なおゲート制御信号GCは
ライト・エナーブル信号とメモリ起動信号
MSの論理的な組み合わせで作られる。 メモリICのデータ出力DO1〜DOBは選択された
列のIC（Ｂ個）のデータ出力端子から読み出し出
力信号を受け、ICアレイのデータ入力DI1〜DIBは
選択された列のIC（Ｂ個）のデータ入力端子Dioに
書き込みデータを送る。 次にスタテイツクメモリシステム内におけるア
ドレス信号の働きを説明する。 CPUからのアドレス信号A0〜Akは２つの系統
に分けられ、すなわち、アドレス信号A0〜Aiは
Ｓ−RAMの各チツプ内のメモリマトリクスのア
ドレス信号として使用され、アドレス信号Ai+1〜
AkはＳ−RAMのチツプからみた場合、そのチツ
プ全体を選ぶか否かのチツプ選択信号になる。 〔16kワード×１ビツト Ｓ−RAM回路構成〕 第２Ａ図は、記憶容量が16kビツト、出力が１
ビツトのＳ−RAM集積回路（以下ICと称する）
の内部構成を示している。 16kビツトのメモリセルは、各々が128列（ロ
ウ）×32行（カラム）＝4096ビツト（4kビツト）
の記憶容量を持つ４つのマトリクス（メモリアレ
イＭ−ARY1〜Ｍ−ARY4）から構成され、各マ
トリクスはロウデコーダＲ−DCRの左右に２つ
づつに分けて配置されている。 ロウ系のアドレス選択線（ワード線WL１〜
WL１２８，WR１〜WR１２８）には、アドレ
ス信号A0〜A5，A12，A13に基づいて得られる28
＝256通りのデコード出力信号がロウデコーダＲ
−DCRより送出される。 このように各マトリクスのメモリーＭ−CEL
はワード線WL１〜WL１２８、WR１〜WR１２
８のいずれか一本と後に説明する相補データ線対
Ｄ１１，〜Ｄ１３２，１３２のいずれか一対
とに接続されている。 アドレス信号A5〜A6は、４つのメモリマトリ
クスのうち１つだけを選択するために用いられ
る。選択された１つのメモリマトリクスにおいて
１つのカラムを選択するためにアドレス信号A7
〜A11が用いられる。 メモリマトリクス整択信号GSは上記アドレス
信号A5，A6に基づいて４つの組み合せに解読す
る。 カラムデコーダＣ−DCR１〜Ｃ−DCR４はそ
れぞれ上記アドレス信号A7〜A11に基づいて25＝
32通りのカラム選択用デコード出力信号を提供す
る。 読み出し時においてコモンデータ線対CDL、
CDLはコモンデータ線分割用トランジスタ（Q1，
Q1；……；Q4，4）によつて各メモリアレイご
とに４分割され、書き込み時においてコモンデー
タ線対CDL、は共通に結合される。 センスアンプSA１，SA２，SA３，SA４は上
記分割されるコモンデータ線対CDL、に対
応してそれぞれ設けられている。 この様にコモンデータ線対CDL、を分割
し、それぞれにセンスアンプSA１，SA２，SA
３，SA４を設けたねらいはコモンデータ線対
CDL、の寄生容量を分割し、メモリセル情
報読み出し動作の高速化を図ることにある。 アドレスバツフアADBは14の外部アドレス信
号A0〜A13からそれぞれ14対の相補アドレス信号
a0〜a13 を作成し、デコーダ回路（Ｒ−DCR，Ｃ
−DCR，GS）に送出する。 内部制御信号発生回路COM−GEは２つの外部
制御信号（チツプセレクト信号）、（ライ
トイネーブル信号）を受けて、CS１（ロウデコ
ーダ制御信号）、SAC（センスアンプ制御信号）、
we（書き込み制御信号）、DOC（データ出力バツ
フア制御信号）、DIC（データ入力バツフア制御信
号）等を送出する。 〔16kワード×１ビツト Ｓ−RAM回路動作〕 第２Ａに示すＳ−RAMICの回路動作を第２Ｂ
図のタイミング図に従つて説明する。 このICにおける全ての動作つまりアドレス設
定動作、読み出し動作、書き込み動作は一方の外
部制御信号がロウレベルの期間のみ行なわれ
る。この際他方の外部制御信号がハイレベル
ならば読み出し動作を行ない、ロウレベルならば
書き込み動作を行なう。 まずアドレス設定動作および読み出し動作につ
いて説明する。 アドレス設定動作は、外部制御信号がロウ
レベルである場合、この期間に印加されたアドレ
ス信号に基づいて常に行なわれる。逆に外部制御
信号をハイレベルにしておくことによつて、
不確定なアドレス信号に基づくアドレス設定動作
および読み出し動作を防止できる。 外部制御信号がロウレベルになると、ロウ
デコーダＲ−DCRはこの信号に同期したハイレ
ベルの内部制御信号CS１を受けて動作を開始す
る。上記ワウデコーダ（兼ワードドライバ）Ｒ−
DCRは８種類の相補対アドレス信号a0 〜a5 ，a12 ，
a13を解読して１つのワード線を選択し、これを
ハイレベルに駆動する。 一方、４つのメモリアレイＭ−ARY１〜Ｍ−
ARY４のうちいずれか１つがメモリアレイ選択
信号ｍ１〜ｍ４によつて選択され、選択された１
つのメモリアレイ（例えばＭ−ARY１）中の１
つの相補データ線対（例えばＤ１１，１１）が
カラムデコーダ（例えばＣ−DCR１）によつて
選択される。 この様にして１つのメモリセルが選択（アドレ
ス設定）される。 アドレス設定動作によつて選択されたメモリセ
ルの情報は分割されたコモンデータ線対のうちの
１つに送出されセンスアンプ（例えばSA１）で
増幅される。 この場合、４つのセンスアンプSA１，SA２，
SA３，SA４のうちいずれか１つがメモリアレイ
選択信号ｍ１〜ｍ４によつて選択され、選択され
た１つのセンスアンプのみがハイレベルの内部制
御信号SACを受けている期間動作する。 この様に４つのセンスアンプSA１，SA２，
SA３，SA４のうち使用する必要のない３つのセ
ンスアンプを非動作状態とすることにより低消費
電力を図ることができる。上記非動作状態の３つ
のセンスアンプの出力はハイインピーダンス（フ
ローテイング）状態とされる。 センスアンプの出力信号はデータ出力バツフア
DOBにより増幅され、出力データDputとしてIC
外部に送出される。 上記データ出力バツフアDOBはハイレベルの
制御信号DOCを受けている期間動作する。 次に書き込み動作について説明する。 外部制御信号がロウレベルになると、これ
に同期したハイレベルの制御信号weがコモンデ
ータ線分割用トランジスタ（Q1，1；……；Q4，
Q4）に印加され、コモンデータ線対CDL，
が共通に結合される。 一方、データ入力バツフアDIBは、ロウレベル
の制御信号DICを受けている期間、IC外部からの
入力データ信号Dioを増幅し前記共通に結合され
たコモンデータ線対CDL、に送出する。 上記コモンデータ線対CDL、上の入力デ
ータ信号は、アドレス設定動作によつて定められ
たメモリセルＭ−CELに書き込まれる。 〔2kワード×８ビツト Ｓ−RAM回路構成〕 第３Ａ図は、記憶容量が16kビツト、出力が８
ビツトのＳ−RAM集積回路（以下ICと称する）
の内部構成を示している。 16kビツトのメモリセルは、各々が128列（ロ
ウ）×16行（カラム）＝2048ビツト（2kビツト）
の記憶容量を持つ８つのマトリクス（メモリアレ
イＭ−ARY１〜Ｍ−ARY８）から構成され、各
マトリクスはロウデコーダＲ−DCRの左右に４
つづつに分けて配置されている。 ロウ系のアドレス選択線（ワード線WL１〜
WL１２８，WR１〜WR１２８）には、アドレ
ス信号A0〜A6に基づいて得られる27＝128通りの
デコード出力信号がロウデコーダＲ−DCRより
送出される。 このように各マトリクスのメモリ−Ｍ−CEL
はワード線WL１〜WL１２８，WR１〜WR１２
８のいずれか一本と後に説明する相補データ数対
Ｄ１１，１１〜Ｄ１３２，１３２のいずれか
一対とに接続されている。 なおワード線中間バツフアMB１，MB２は、
それぞれワード線WL１〜WL１２８，WR１〜
WR１２８の末端での遅延時間をできるだけ少さ
くするため増幅作用を有し、Ｍ−ARY２とＭ−
ARY３およびＭ−ARY６とＭ−ARY７との間
に配置されている。 アドレス信号A7〜A10は、上記８つのマトリク
スからそれぞれ１つづつのカラムを選択するため
に用いられる。 カラムデコーダＣ−DCRは上記アドレス信号
A7〜A10に基づいて24＝16通りのカラム選択用デ
コード出力信号を提供する。 アドレスバツフアADBは11の外部アドレス信
号A0〜A10からそれぞれ11対の相補アドレス信号
a0〜a10 を作成し、デコーダ回路（Ｒ−DCR，Ｃ
−DCR）に送出する。 内部制御信号発生回路COM−GEは３つの外部
制御信号（チツプセレクト信号）、（ライ
トイネーブル信号）、OE（アウトフツトイネーブル
信号）を受けて、CS１（ロウデコーダ制御信
号）、CS１２（センスアンプおよびデータ入力バ
ツフア制御信号）、ｗ・ｃ（書き込み制御信号）、
ｗ・ｃ・ｏ（データ出力バツフア制御信号）等を
送出する。 〔2kワード×８ビツト Ｓ−RAM回路動作〕 第３Ａ図に示すＳ−RAMICの回路動作を第３
Ｂ図のタイミング図に従つて説明する。 このICにおける全ての動作つまりアドレス設
定動作、読み出し動作、書き込み動作は外部制御
信号がロウレベルの期間のみ行なわれる。こ
の際他方の外部制御信号がハイレベルならば
読み出し動作を行い、ロウレベルならば書き込み
動作を行う。 外部制御信号は８ビツトの出力信号をIC外
部に送出する際の出力タイミングを制御するため
に用いられる。 まずアドレス設定動作および読み出し動作につ
いて説明する。 アドレス設定動作は、外部制御信号がロウ
レベルである場合、この期間に印加された信号に
基づいて常に行なわれる。逆に外部制御信号
をハイレベルにしておくことによつて、不確定な
アドレス信号に基づくアドレス設定動作および読
み出し動作を防止できる。 外部制御信号がロウレベルになると、ロウ
デコーダＲ−DCRはこの信号に同期したハイレ
ベルの内部制御信号CS１を受けて動作を開始す
る。上記ロウデコーダ（兼ワードドライバ）Ｒ−
DCRは７種類の相補アドレス信号a0 〜a6 を解読
して左右一対のワード線を選択し、これをハイレ
ベルに駆動する。 一方、カラムデコーダＣ−DCRは８つのメモ
リアレイＭ−ARY１〜Ｍ−ARY８からそれぞれ
１つづつのカラムを選択する。 この様にして各メモリアレイごとに１つすなわ
ち合計８つのメモリセルが選択（アドレス設定）
される。 アドレス設定動作によつて選択されたメモリセ
ルの情報は各メモリアレイのコモンデータ線対
CDL、に送出され各センスアンプSAで増幅
される。 上記センスアンプSAは外部制御信号に同期
したハイレベルの制御信号CS１２を受けている
期間動作する。 センスアンプSAの出力信号はデータ出力バツ
フアDOBにより増幅され、出力データDput１〜
Dput８としてIC外部に送出される。 上記データ出力バツフアDOBはハイレベルの
制御信号・ｃ・ｏ・を受けている期間動作す
る。 次に書き込み動作について説明する。 外部制御信号およびが共にロウレベルに
なると、これに同期したハイレベルの制御信号
ｗ・ｃが書き込み制御トランジスタ（Q1，1；
……；Q4，4）に印加され、各コモンデータ線
対CDL、と各データ入力バツフアDIBとが
結合される。 一方、各メモリアレイに対応して設けられたデ
ータ入力バツフアDIBは、ロウレベルの制御信号
CS１２を受けている期間、IC外部から印加され
た８つの入力データ信号Dio１〜Dio８をそれぞれ
増幅し、各メモリアレイに対応して設けられたコ
モンデータ線対CDL、に送出する。 上記コモンデータ線対上の各入力データ信号
は、アドレス設定動作によつて定められた８つの
メモリセルＭ−CELにそれぞれ書き込まれる。 〔メモリセル回路〕 第４図に第２Ａ図および第３Ａ図のメモリーア
レー中の１ビツトのメモリ・セルＭ−CELの回
路を示す。このメモリ・セルは直列接続された負
荷抵抗R1，R2と駆動用MISFET（絶縁ゲート型電
界効果トランジスタ）Q1，Q2から成る１対のイ
ンバータ回路の入出力を交差結合したフリツプ・
フロツプと１対のトランスミツシヨン・ゲート用
MISFETQ3，Q4で構成されている。フリツプ・
フロツプは情報の記憶手段として用いられ、トラ
ンスミツシヨン・ゲートはフリツプ・フロツプと
相補データ線対Ｄ，（D11，11……D132，
132間における情報の伝達を制御するためのアド
レス手段として用いられ、その動作はローデコー
ダＲ−DCRに接続されたワード線Ｗ（WL１，…
…WL１２８，WR１，……WR１２８）に印加
されるアドレス信号によつて制御される。 〔周辺回路〕 第５図に周辺回路、例えば第２Ａ図および第３
Ａ図のデータ出力バツフアDOBを示す。このデ
ータ出力バツフアDOBでは、制御信号Cpotが論理
“１”（＋VCC）のとき、出力Vputが入力Ioに従つ
た論理値となると共に非常に低い出力インピーダ
ンスが得られ、Cputが“０”のとき、Vputは入力
Ioに関係しない不定のレベルとなる、すなわち非
常に高い出力インピーダンスが得られる。このよ
うに、高低両出力インピーダンスを有すバツフア
は複数のバツフア出力のWired−ORを可能とす
る。 最終段には、重い負荷を高速に駆動できるよ
う、駆動能力の大きいバイポーラ・トランジスタ
Q105が使用され、Q105はＰチヤンネルMISFETよ
り駆動能力の大きいＮチヤンネルMISFETQ106
と一緒にプツシユプル回路を構成している。 第６図は、以上説明したスタテイツク型RAM
に用いられるセンスアンプSAの一実施例を示す
回路図である。 この実施例では、差動MISFETQ201，Q202及び
それぞれのドレインに設けられた電流ミラー回路
を構成するアクテイブ負荷MISFETQ203，Q204と
で構成された第１の非対称型差動増幅回路P1と、
MISFETQ205〜Q208によつて構成された上記非対
称型差動増幅回路P1と同様な構成の第２の非対
称型差動増幅回路P2とが、コモンデータ線対
CDL、からの信号Di，iを受け、互いに逆
相の出力信号Di，i′を形成する。すなわち、第
１、第２の非対称型差動増幅回路P1，P2の反転
入力端子（−）であるMISFETQ202，Q206のゲー
トには、それぞれ上記信号Di、iが印加される。
そして、非反転入力端子（＋）である
MISFETQ201，Q205のゲートには、交差結線によ
つて信号i，Diがそれぞれ印加される。この実施
例では、上記第１、第２の非対称型差動増幅回路
P1，P2に対して共通の定電流源を構成する
MISFETQ209が設けられている。この
MISFETQ209に替、それぞれの差動
MISFETQ201，Q202及びQ205，Q206の共通ソース
に、定電流源としてのMISFETを設けるもので
あつてもよい。 この実施例では、センスアンプにおける電圧利
得を大きくするため、第１、第２の非対称型差動
増幅回路P1，P2からの出力信号Di′，i′が、
MISFETQ210〜Q214によつて構成された上記非対
称型差動増幅回路P1およびP2と同様な構成の第
３の非対称型差動増幅回路P3に印加されている。 そして、この第３の非対称型差動増幅回路P3
からの出力信号OUT（Di″）が第５図に示したデ
ータ出力バツフアDOBの入出力端子INに伝えら
れる。 また、上記定電源としてのMISFETQ209，Q214
は、第２Ａ図に示すような分割されたセンスアン
プの場合、制御信号SACと、メモリアレイ選択
信号miとを受けるインバータ回路IV1，IV2及び
MISFETQ215〜Q218で構成された制御回路
CONTによつてスイツチ制御される。 一方、第３Ａ図の実施例のように、対応するデ
ータ出力バツフアに対して分割されないセンスア
ンプの場合には、第３Ｂ図に示すような信号CS
１２が上記定電流源としてのMISFETQ209およ
びQ214のゲートに印加される。 この実施例によれば、２つの非対称型差動増幅
回路P1，P2を用いて平衡信号Di′，i′を形成する
ものである。したがつて、それぞれの非対称型差
動増幅回路P1，P2がオフセツト電圧を持つもの
であつても、同一のモノリシツクIC内に形成さ
れた場合、上記オフセツト電圧は同様に生じるた
め、両者を相殺させることができる。 また、入力信号Di，iに同相のノズルがのつた
場合でも、これらを相殺させることができる。 しかも、増幅率を高めるために、同様な非対称
型差動増幅回路P3を次段に設けることができる。
なお、この非対称型差動増幅回路P3の持つオフ
セツト電圧は、次段に伝えられるが、上記信号
Di′，i′の信号レベルが大きいため、実質的には
無視することができる。 これにより、オフセツト電圧、及びノイズの影
響を軽減し、かつ、高感度、高増幅率のセンスア
ンプを得ることができる。 ちなみに、コモンデータ線対CDL、から
の信号Di，Bの電圧差が0.2ボルト程度と小さく
ても、データ出力バツフアDOBを駆動するに十
分な出力信号を、この実施例のセンスアンプSA
は形成でき、スタテイツク型RAMの高速動作化
を図ることができる。 第７図には、この発明の他の一実施例のブロツ
ク図が示されている。 この実施例では、前記同様な非対称型差動増幅
回路P1，P2により、平衡信号Di′，i′を形成す
る。そして、同様な非対称型差動増幅回路P4，
P5を設けて、平衡出力信号OUT、を形成す
るものである。各非対称型差動増幅回路P1，P2
及びP4，P5の具体的回路は、第６図の回路と同
様であるので、その説明を省略する。 上記平衡出力信号OUT、は、第５図のデ
ータ出力バツフアDOBでは、インバータ回路
G103が省略され、ゲート回路G101，G102の一方の
入力端子T1，T2にそれぞれ直接入力される。こ
の実施例では、出力信号も平衡信号とするもので
あるので、出力側非対称型差動増幅回路P4，P5
の持つオフセツト電圧も相殺させることができ
る。また、増幅率も第６図の実施例回路に比べ、
２倍と大きくすることができる。 これにより、よりいつそうオフセツト電圧、及
びノイズの影響を軽減し、かつ、高感度、高増幅
率のセンスアンプを得ることができる。 第８図は、上記非対称型差動増幅回路Ｐの他の
具体的一実施例を示す回路図である。 この実施例は、差動MISFETQ219，Q220の負荷
として、ゲートが接地されたMISFETQ221と、
これらMISFETQ219，Q221の共通ドレインがゲー
トに接続されたMISFETQ222で構成される。こ
の実施例では、負荷MISFETQ222のソース、ゲ
ート間電圧を大きくできるから、電流ミラー回路
を用いる場合に比べ高い増幅率を得ることができ
る反面、オフセツト電圧が大きくなる。しかし、
第６図、第７図における非対称型差動増幅回路
P1，P2及びP4，P5のような構成で用いる場合に
は、オフセツト電圧が相殺させることができるた
め、問題になることはなく、高増幅率が生かされ
る。 第９図は、第６図、第７図の非対称型増幅回路
P1，P2をモノリシツクIC上に形成した場合のレ
イアウト図を示している。 同図において、太い実線で示したのはアルミニ
ウム配線を示し、電源電圧VCC、接地GNDライ
ン、及び差動MISFETQ201，Q202、及びQ205，
Q206の共通ソース接続、差動MISFETと負荷
MISFETとの共通ドレイン接続のために用いら
れている。 細い実線で示したのは、導電性ポリシリコン層
を示し、各MISFETのゲート電極及びこれに関
連する配線のために用いられる。 破線は、Ｐ型又はｎ型の拡散領域を示し、
MISFETのソース、又はドレイン及び差動
MISFETのゲート交差結線に用いられる。 そして、一点鎖線は、ｎ型基板上に形成された
ｐ型ウエル領域を示している。したがつて、この
Ｐ−Well内にｎチヤンネルMISFETが形成され
る。また、□×印はコンタクトを示している。 この発明は前記実施例に限定されない。 スタテイツク型RAMのシステム構成は、種々
の実施形態を採ることができるものである。
ク型ランダム・アクセス・メモリ（RAM）とし
ての半導体記憶装置に関する。 スタテイツク型RAMにおけるコモンデータ線
対CDL、の信号を増幅して、データ出力バ
ツフア回路を伝えるセンスアンプは、差動
MISFETと、その負荷として電流ミラー回路
（アクテイブ負荷）とで構成された非対称型差動
増幅回路が用いられていた。したがつて、出力信
号として、差動MISFETのドレイン電流の差の
電流が得られるため、このセンス・アンプは、比
較的感度を高くすることができる。しかし、増幅
率は５程度と小さいため、コモンデータ線CDL、
CDLからの入力レベル差が大きくならなければ、
所定の出力電圧が得られない。 また、このセンス・アンプを構成する素子の特
性のバラツキ等により生じるオフセツト電圧が、
そのまま次段に伝えられてしまうという欠点をこ
のセンス・アンプは持つている。さらにこのセン
ス・アンプは、一対の入力信号レベル差を入力信
号として受け、回路の接地電位に対して上記入力
信号レベル差に応じた電位を有する出力信号を形
成する非対称型であるため、次段のロジツクスレ
ツシヨルド電圧の影響を受け、ノイズマージンも
小さくなる。以上のことより、上記センスアンプ
を用いた場合、コモンデータ線対CDL、の
レベル差を約0.5ボルトと大きくする必要があり、
高速動作化を図る上で大きな障害となつている。 この発明の目的は、高速動作化を図つた半導体
記憶装置を提供することにある。 この発明の他の目的は、素子の特性のバラツ
キ、ノイズの影響を軽減した高感度のセンスアン
プを備えた半導体記憶装置を提供することにあ
る。 この発明に従えば、コモンデータ線対CDL、
CDLの信号を受け、互いに逆相の出力信号を形
成する並列形態の第１、第２の非対称型差動増幅
回路がセンスアンプとして用いられる。 以下、この発明を実施例とともに詳細に説明す
る。 〔スタテイツクメモリシステムの構成及び動作〕 スタテイツクメモリシステムの構成を第１図に
従つて説明する。まず、点線で囲まれたブロツク
ダイアグラムはスタテイツクメモリシステムを示
しており、このシステムはＳ−RAM IC
ARRAY（以下、Ｓ−RAMと称する。）並びに計
算機の中央処理装置（以下、CPUと称する、図
示せず。）とＳ−RAMとの間のインターフエイ
ス回路から構成されている。Ｅはバツクアツプの
機能を原理的に表わした電源回路であり、通常は
電源EOが働いているが、電源EOをOFFにしたと
き或はそれが故障したときに補助の電源EBが働
きメモリチツプの記憶内容を保持するように構成
されている。なお、電源VCCとVSSは全メモリIC
に共通となつている。 次に上記スタテイツクメモリシステムとCPU
との間の入出力信号を説明する。まず、アドレス
信号A0〜Akは実線で囲んだＳ−RAM内の2k個の
メモリセルのアドレスを選択する信号である。そ
のうち、A0〜Aiのアドレス信号は各メモリICに
共通なアドレス信号として割り当てられ、Ai+1〜
Akのアドレス信号はｍ列のICアレイの選択信号
として割り当てられ、各列のICに共通なチツプ
セレクト信号として使われる。はライトイ
ネーブル信号であり、Ｓ−RAMにおけるデータ
の読出し及び書込み命令信号であり、全メモリ
ICのWE端子に供給される。MSはＳ−RAMのメ
モリ動作を開始させる、メモリ起動信号である。
D1〜D8はCPUとＳ−RAMとを結ぶデータバス
における入出力データである。 次にスタテイツクメモリシステムをＳ−RAM
と上記インターフエイス回路に分けて説明する。
まず、Ｓ−RAMはnkビツト集積回路（以下、nk
と称する。なお、1kビツトは210＝1024ビツトを
示している。）を列にｍ個、行にＢ個配列し、（ｎ
×ｍ）ワード×Ｂビツトのマトリクス状に結線さ
れたICアレイより成つている。なお、Ｂ行のIC
アレイの各行におけるメモリICのデータ入力端
子Dioとデータ出力端子Dputは共通に接続されて
いる。 次にインターフエイス回路を説明する。ADR
はCPUから送出されるアドレス信号A0〜Akを受
信し、Ｓ−RAMの動作にあつたタイミングのア
ドレス信号に変換するアドレスレシーバである。 DCRはＳ−RAMのチツプを選択するためのチ
ツプ選択制御信号（以下、CS1〜CSnと称する。
ｍ＝2k-i）を送出するデコーダである。 DBCはCPUとＳ−RAMとの間のデータ入出力
がゲート制御信号GCにより切換えられるデータ
バスドライバである。なおゲート制御信号GCは
ライト・エナーブル信号とメモリ起動信号
MSの論理的な組み合わせで作られる。 メモリICのデータ出力DO1〜DOBは選択された
列のIC（Ｂ個）のデータ出力端子から読み出し出
力信号を受け、ICアレイのデータ入力DI1〜DIBは
選択された列のIC（Ｂ個）のデータ入力端子Dioに
書き込みデータを送る。 次にスタテイツクメモリシステム内におけるア
ドレス信号の働きを説明する。 CPUからのアドレス信号A0〜Akは２つの系統
に分けられ、すなわち、アドレス信号A0〜Aiは
Ｓ−RAMの各チツプ内のメモリマトリクスのア
ドレス信号として使用され、アドレス信号Ai+1〜
AkはＳ−RAMのチツプからみた場合、そのチツ
プ全体を選ぶか否かのチツプ選択信号になる。 〔16kワード×１ビツト Ｓ−RAM回路構成〕 第２Ａ図は、記憶容量が16kビツト、出力が１
ビツトのＳ−RAM集積回路（以下ICと称する）
の内部構成を示している。 16kビツトのメモリセルは、各々が128列（ロ
ウ）×32行（カラム）＝4096ビツト（4kビツト）
の記憶容量を持つ４つのマトリクス（メモリアレ
イＭ−ARY1〜Ｍ−ARY4）から構成され、各マ
トリクスはロウデコーダＲ−DCRの左右に２つ
づつに分けて配置されている。 ロウ系のアドレス選択線（ワード線WL１〜
WL１２８，WR１〜WR１２８）には、アドレ
ス信号A0〜A5，A12，A13に基づいて得られる28
＝256通りのデコード出力信号がロウデコーダＲ
−DCRより送出される。 このように各マトリクスのメモリーＭ−CEL
はワード線WL１〜WL１２８、WR１〜WR１２
８のいずれか一本と後に説明する相補データ線対
Ｄ１１，〜Ｄ１３２，１３２のいずれか一対
とに接続されている。 アドレス信号A5〜A6は、４つのメモリマトリ
クスのうち１つだけを選択するために用いられ
る。選択された１つのメモリマトリクスにおいて
１つのカラムを選択するためにアドレス信号A7
〜A11が用いられる。 メモリマトリクス整択信号GSは上記アドレス
信号A5，A6に基づいて４つの組み合せに解読す
る。 カラムデコーダＣ−DCR１〜Ｃ−DCR４はそ
れぞれ上記アドレス信号A7〜A11に基づいて25＝
32通りのカラム選択用デコード出力信号を提供す
る。 読み出し時においてコモンデータ線対CDL、
CDLはコモンデータ線分割用トランジスタ（Q1，
Q1；……；Q4，4）によつて各メモリアレイご
とに４分割され、書き込み時においてコモンデー
タ線対CDL、は共通に結合される。 センスアンプSA１，SA２，SA３，SA４は上
記分割されるコモンデータ線対CDL、に対
応してそれぞれ設けられている。 この様にコモンデータ線対CDL、を分割
し、それぞれにセンスアンプSA１，SA２，SA
３，SA４を設けたねらいはコモンデータ線対
CDL、の寄生容量を分割し、メモリセル情
報読み出し動作の高速化を図ることにある。 アドレスバツフアADBは14の外部アドレス信
号A0〜A13からそれぞれ14対の相補アドレス信号
a0〜a13 を作成し、デコーダ回路（Ｒ−DCR，Ｃ
−DCR，GS）に送出する。 内部制御信号発生回路COM−GEは２つの外部
制御信号（チツプセレクト信号）、（ライ
トイネーブル信号）を受けて、CS１（ロウデコ
ーダ制御信号）、SAC（センスアンプ制御信号）、
we（書き込み制御信号）、DOC（データ出力バツ
フア制御信号）、DIC（データ入力バツフア制御信
号）等を送出する。 〔16kワード×１ビツト Ｓ−RAM回路動作〕 第２Ａに示すＳ−RAMICの回路動作を第２Ｂ
図のタイミング図に従つて説明する。 このICにおける全ての動作つまりアドレス設
定動作、読み出し動作、書き込み動作は一方の外
部制御信号がロウレベルの期間のみ行なわれ
る。この際他方の外部制御信号がハイレベル
ならば読み出し動作を行ない、ロウレベルならば
書き込み動作を行なう。 まずアドレス設定動作および読み出し動作につ
いて説明する。 アドレス設定動作は、外部制御信号がロウ
レベルである場合、この期間に印加されたアドレ
ス信号に基づいて常に行なわれる。逆に外部制御
信号をハイレベルにしておくことによつて、
不確定なアドレス信号に基づくアドレス設定動作
および読み出し動作を防止できる。 外部制御信号がロウレベルになると、ロウ
デコーダＲ−DCRはこの信号に同期したハイレ
ベルの内部制御信号CS１を受けて動作を開始す
る。上記ワウデコーダ（兼ワードドライバ）Ｒ−
DCRは８種類の相補対アドレス信号a0 〜a5 ，a12 ，
a13を解読して１つのワード線を選択し、これを
ハイレベルに駆動する。 一方、４つのメモリアレイＭ−ARY１〜Ｍ−
ARY４のうちいずれか１つがメモリアレイ選択
信号ｍ１〜ｍ４によつて選択され、選択された１
つのメモリアレイ（例えばＭ−ARY１）中の１
つの相補データ線対（例えばＤ１１，１１）が
カラムデコーダ（例えばＣ−DCR１）によつて
選択される。 この様にして１つのメモリセルが選択（アドレ
ス設定）される。 アドレス設定動作によつて選択されたメモリセ
ルの情報は分割されたコモンデータ線対のうちの
１つに送出されセンスアンプ（例えばSA１）で
増幅される。 この場合、４つのセンスアンプSA１，SA２，
SA３，SA４のうちいずれか１つがメモリアレイ
選択信号ｍ１〜ｍ４によつて選択され、選択され
た１つのセンスアンプのみがハイレベルの内部制
御信号SACを受けている期間動作する。 この様に４つのセンスアンプSA１，SA２，
SA３，SA４のうち使用する必要のない３つのセ
ンスアンプを非動作状態とすることにより低消費
電力を図ることができる。上記非動作状態の３つ
のセンスアンプの出力はハイインピーダンス（フ
ローテイング）状態とされる。 センスアンプの出力信号はデータ出力バツフア
DOBにより増幅され、出力データDputとしてIC
外部に送出される。 上記データ出力バツフアDOBはハイレベルの
制御信号DOCを受けている期間動作する。 次に書き込み動作について説明する。 外部制御信号がロウレベルになると、これ
に同期したハイレベルの制御信号weがコモンデ
ータ線分割用トランジスタ（Q1，1；……；Q4，
Q4）に印加され、コモンデータ線対CDL，
が共通に結合される。 一方、データ入力バツフアDIBは、ロウレベル
の制御信号DICを受けている期間、IC外部からの
入力データ信号Dioを増幅し前記共通に結合され
たコモンデータ線対CDL、に送出する。 上記コモンデータ線対CDL、上の入力デ
ータ信号は、アドレス設定動作によつて定められ
たメモリセルＭ−CELに書き込まれる。 〔2kワード×８ビツト Ｓ−RAM回路構成〕 第３Ａ図は、記憶容量が16kビツト、出力が８
ビツトのＳ−RAM集積回路（以下ICと称する）
の内部構成を示している。 16kビツトのメモリセルは、各々が128列（ロ
ウ）×16行（カラム）＝2048ビツト（2kビツト）
の記憶容量を持つ８つのマトリクス（メモリアレ
イＭ−ARY１〜Ｍ−ARY８）から構成され、各
マトリクスはロウデコーダＲ−DCRの左右に４
つづつに分けて配置されている。 ロウ系のアドレス選択線（ワード線WL１〜
WL１２８，WR１〜WR１２８）には、アドレ
ス信号A0〜A6に基づいて得られる27＝128通りの
デコード出力信号がロウデコーダＲ−DCRより
送出される。 このように各マトリクスのメモリ−Ｍ−CEL
はワード線WL１〜WL１２８，WR１〜WR１２
８のいずれか一本と後に説明する相補データ数対
Ｄ１１，１１〜Ｄ１３２，１３２のいずれか
一対とに接続されている。 なおワード線中間バツフアMB１，MB２は、
それぞれワード線WL１〜WL１２８，WR１〜
WR１２８の末端での遅延時間をできるだけ少さ
くするため増幅作用を有し、Ｍ−ARY２とＭ−
ARY３およびＭ−ARY６とＭ−ARY７との間
に配置されている。 アドレス信号A7〜A10は、上記８つのマトリク
スからそれぞれ１つづつのカラムを選択するため
に用いられる。 カラムデコーダＣ−DCRは上記アドレス信号
A7〜A10に基づいて24＝16通りのカラム選択用デ
コード出力信号を提供する。 アドレスバツフアADBは11の外部アドレス信
号A0〜A10からそれぞれ11対の相補アドレス信号
a0〜a10 を作成し、デコーダ回路（Ｒ−DCR，Ｃ
−DCR）に送出する。 内部制御信号発生回路COM−GEは３つの外部
制御信号（チツプセレクト信号）、（ライ
トイネーブル信号）、OE（アウトフツトイネーブル
信号）を受けて、CS１（ロウデコーダ制御信
号）、CS１２（センスアンプおよびデータ入力バ
ツフア制御信号）、ｗ・ｃ（書き込み制御信号）、
ｗ・ｃ・ｏ（データ出力バツフア制御信号）等を
送出する。 〔2kワード×８ビツト Ｓ−RAM回路動作〕 第３Ａ図に示すＳ−RAMICの回路動作を第３
Ｂ図のタイミング図に従つて説明する。 このICにおける全ての動作つまりアドレス設
定動作、読み出し動作、書き込み動作は外部制御
信号がロウレベルの期間のみ行なわれる。こ
の際他方の外部制御信号がハイレベルならば
読み出し動作を行い、ロウレベルならば書き込み
動作を行う。 外部制御信号は８ビツトの出力信号をIC外
部に送出する際の出力タイミングを制御するため
に用いられる。 まずアドレス設定動作および読み出し動作につ
いて説明する。 アドレス設定動作は、外部制御信号がロウ
レベルである場合、この期間に印加された信号に
基づいて常に行なわれる。逆に外部制御信号
をハイレベルにしておくことによつて、不確定な
アドレス信号に基づくアドレス設定動作および読
み出し動作を防止できる。 外部制御信号がロウレベルになると、ロウ
デコーダＲ−DCRはこの信号に同期したハイレ
ベルの内部制御信号CS１を受けて動作を開始す
る。上記ロウデコーダ（兼ワードドライバ）Ｒ−
DCRは７種類の相補アドレス信号a0 〜a6 を解読
して左右一対のワード線を選択し、これをハイレ
ベルに駆動する。 一方、カラムデコーダＣ−DCRは８つのメモ
リアレイＭ−ARY１〜Ｍ−ARY８からそれぞれ
１つづつのカラムを選択する。 この様にして各メモリアレイごとに１つすなわ
ち合計８つのメモリセルが選択（アドレス設定）
される。 アドレス設定動作によつて選択されたメモリセ
ルの情報は各メモリアレイのコモンデータ線対
CDL、に送出され各センスアンプSAで増幅
される。 上記センスアンプSAは外部制御信号に同期
したハイレベルの制御信号CS１２を受けている
期間動作する。 センスアンプSAの出力信号はデータ出力バツ
フアDOBにより増幅され、出力データDput１〜
Dput８としてIC外部に送出される。 上記データ出力バツフアDOBはハイレベルの
制御信号・ｃ・ｏ・を受けている期間動作す
る。 次に書き込み動作について説明する。 外部制御信号およびが共にロウレベルに
なると、これに同期したハイレベルの制御信号
ｗ・ｃが書き込み制御トランジスタ（Q1，1；
……；Q4，4）に印加され、各コモンデータ線
対CDL、と各データ入力バツフアDIBとが
結合される。 一方、各メモリアレイに対応して設けられたデ
ータ入力バツフアDIBは、ロウレベルの制御信号
CS１２を受けている期間、IC外部から印加され
た８つの入力データ信号Dio１〜Dio８をそれぞれ
増幅し、各メモリアレイに対応して設けられたコ
モンデータ線対CDL、に送出する。 上記コモンデータ線対上の各入力データ信号
は、アドレス設定動作によつて定められた８つの
メモリセルＭ−CELにそれぞれ書き込まれる。 〔メモリセル回路〕 第４図に第２Ａ図および第３Ａ図のメモリーア
レー中の１ビツトのメモリ・セルＭ−CELの回
路を示す。このメモリ・セルは直列接続された負
荷抵抗R1，R2と駆動用MISFET（絶縁ゲート型電
界効果トランジスタ）Q1，Q2から成る１対のイ
ンバータ回路の入出力を交差結合したフリツプ・
フロツプと１対のトランスミツシヨン・ゲート用
MISFETQ3，Q4で構成されている。フリツプ・
フロツプは情報の記憶手段として用いられ、トラ
ンスミツシヨン・ゲートはフリツプ・フロツプと
相補データ線対Ｄ，（D11，11……D132，
132間における情報の伝達を制御するためのアド
レス手段として用いられ、その動作はローデコー
ダＲ−DCRに接続されたワード線Ｗ（WL１，…
…WL１２８，WR１，……WR１２８）に印加
されるアドレス信号によつて制御される。 〔周辺回路〕 第５図に周辺回路、例えば第２Ａ図および第３
Ａ図のデータ出力バツフアDOBを示す。このデ
ータ出力バツフアDOBでは、制御信号Cpotが論理
“１”（＋VCC）のとき、出力Vputが入力Ioに従つ
た論理値となると共に非常に低い出力インピーダ
ンスが得られ、Cputが“０”のとき、Vputは入力
Ioに関係しない不定のレベルとなる、すなわち非
常に高い出力インピーダンスが得られる。このよ
うに、高低両出力インピーダンスを有すバツフア
は複数のバツフア出力のWired−ORを可能とす
る。 最終段には、重い負荷を高速に駆動できるよ
う、駆動能力の大きいバイポーラ・トランジスタ
Q105が使用され、Q105はＰチヤンネルMISFETよ
り駆動能力の大きいＮチヤンネルMISFETQ106
と一緒にプツシユプル回路を構成している。 第６図は、以上説明したスタテイツク型RAM
に用いられるセンスアンプSAの一実施例を示す
回路図である。 この実施例では、差動MISFETQ201，Q202及び
それぞれのドレインに設けられた電流ミラー回路
を構成するアクテイブ負荷MISFETQ203，Q204と
で構成された第１の非対称型差動増幅回路P1と、
MISFETQ205〜Q208によつて構成された上記非対
称型差動増幅回路P1と同様な構成の第２の非対
称型差動増幅回路P2とが、コモンデータ線対
CDL、からの信号Di，iを受け、互いに逆
相の出力信号Di，i′を形成する。すなわち、第
１、第２の非対称型差動増幅回路P1，P2の反転
入力端子（−）であるMISFETQ202，Q206のゲー
トには、それぞれ上記信号Di、iが印加される。
そして、非反転入力端子（＋）である
MISFETQ201，Q205のゲートには、交差結線によ
つて信号i，Diがそれぞれ印加される。この実施
例では、上記第１、第２の非対称型差動増幅回路
P1，P2に対して共通の定電流源を構成する
MISFETQ209が設けられている。この
MISFETQ209に替、それぞれの差動
MISFETQ201，Q202及びQ205，Q206の共通ソース
に、定電流源としてのMISFETを設けるもので
あつてもよい。 この実施例では、センスアンプにおける電圧利
得を大きくするため、第１、第２の非対称型差動
増幅回路P1，P2からの出力信号Di′，i′が、
MISFETQ210〜Q214によつて構成された上記非対
称型差動増幅回路P1およびP2と同様な構成の第
３の非対称型差動増幅回路P3に印加されている。 そして、この第３の非対称型差動増幅回路P3
からの出力信号OUT（Di″）が第５図に示したデ
ータ出力バツフアDOBの入出力端子INに伝えら
れる。 また、上記定電源としてのMISFETQ209，Q214
は、第２Ａ図に示すような分割されたセンスアン
プの場合、制御信号SACと、メモリアレイ選択
信号miとを受けるインバータ回路IV1，IV2及び
MISFETQ215〜Q218で構成された制御回路
CONTによつてスイツチ制御される。 一方、第３Ａ図の実施例のように、対応するデ
ータ出力バツフアに対して分割されないセンスア
ンプの場合には、第３Ｂ図に示すような信号CS
１２が上記定電流源としてのMISFETQ209およ
びQ214のゲートに印加される。 この実施例によれば、２つの非対称型差動増幅
回路P1，P2を用いて平衡信号Di′，i′を形成する
ものである。したがつて、それぞれの非対称型差
動増幅回路P1，P2がオフセツト電圧を持つもの
であつても、同一のモノリシツクIC内に形成さ
れた場合、上記オフセツト電圧は同様に生じるた
め、両者を相殺させることができる。 また、入力信号Di，iに同相のノズルがのつた
場合でも、これらを相殺させることができる。 しかも、増幅率を高めるために、同様な非対称
型差動増幅回路P3を次段に設けることができる。
なお、この非対称型差動増幅回路P3の持つオフ
セツト電圧は、次段に伝えられるが、上記信号
Di′，i′の信号レベルが大きいため、実質的には
無視することができる。 これにより、オフセツト電圧、及びノイズの影
響を軽減し、かつ、高感度、高増幅率のセンスア
ンプを得ることができる。 ちなみに、コモンデータ線対CDL、から
の信号Di，Bの電圧差が0.2ボルト程度と小さく
ても、データ出力バツフアDOBを駆動するに十
分な出力信号を、この実施例のセンスアンプSA
は形成でき、スタテイツク型RAMの高速動作化
を図ることができる。 第７図には、この発明の他の一実施例のブロツ
ク図が示されている。 この実施例では、前記同様な非対称型差動増幅
回路P1，P2により、平衡信号Di′，i′を形成す
る。そして、同様な非対称型差動増幅回路P4，
P5を設けて、平衡出力信号OUT、を形成す
るものである。各非対称型差動増幅回路P1，P2
及びP4，P5の具体的回路は、第６図の回路と同
様であるので、その説明を省略する。 上記平衡出力信号OUT、は、第５図のデ
ータ出力バツフアDOBでは、インバータ回路
G103が省略され、ゲート回路G101，G102の一方の
入力端子T1，T2にそれぞれ直接入力される。こ
の実施例では、出力信号も平衡信号とするもので
あるので、出力側非対称型差動増幅回路P4，P5
の持つオフセツト電圧も相殺させることができ
る。また、増幅率も第６図の実施例回路に比べ、
２倍と大きくすることができる。 これにより、よりいつそうオフセツト電圧、及
びノイズの影響を軽減し、かつ、高感度、高増幅
率のセンスアンプを得ることができる。 第８図は、上記非対称型差動増幅回路Ｐの他の
具体的一実施例を示す回路図である。 この実施例は、差動MISFETQ219，Q220の負荷
として、ゲートが接地されたMISFETQ221と、
これらMISFETQ219，Q221の共通ドレインがゲー
トに接続されたMISFETQ222で構成される。こ
の実施例では、負荷MISFETQ222のソース、ゲ
ート間電圧を大きくできるから、電流ミラー回路
を用いる場合に比べ高い増幅率を得ることができ
る反面、オフセツト電圧が大きくなる。しかし、
第６図、第７図における非対称型差動増幅回路
P1，P2及びP4，P5のような構成で用いる場合に
は、オフセツト電圧が相殺させることができるた
め、問題になることはなく、高増幅率が生かされ
る。 第９図は、第６図、第７図の非対称型増幅回路
P1，P2をモノリシツクIC上に形成した場合のレ
イアウト図を示している。 同図において、太い実線で示したのはアルミニ
ウム配線を示し、電源電圧VCC、接地GNDライ
ン、及び差動MISFETQ201，Q202、及びQ205，
Q206の共通ソース接続、差動MISFETと負荷
MISFETとの共通ドレイン接続のために用いら
れている。 細い実線で示したのは、導電性ポリシリコン層
を示し、各MISFETのゲート電極及びこれに関
連する配線のために用いられる。 破線は、Ｐ型又はｎ型の拡散領域を示し、
MISFETのソース、又はドレイン及び差動
MISFETのゲート交差結線に用いられる。 そして、一点鎖線は、ｎ型基板上に形成された
ｐ型ウエル領域を示している。したがつて、この
Ｐ−Well内にｎチヤンネルMISFETが形成され
る。また、□×印はコンタクトを示している。 この発明は前記実施例に限定されない。 スタテイツク型RAMのシステム構成は、種々
の実施形態を採ることができるものである。
第１図〜第９図は、すべてこの発明の一実施例
を示しており、第１図はスタテイツクメモリシス
テムのブロツク図、第２Ａ図は、Ｓ−RAMICの
内部構成ブロツク図、第２Ｂ図は、そのタイミン
グ図、第３Ａ図は、他の一実施例を示すＳ−
RAMICの内部構成ブロツク図、第３Ｂ図は、そ
のタイミング図、第４図は、メモリアレイ中の１
ビツトのメモリ・セルの回路図、第５図は、デー
タ出力バツフアの回路図、第６図は、センスアン
プの回路図、第７図は、他の一実施例を示すセン
スアンプのブロツク図、第８図は、上記センスア
ンプに用いられる他の一実施例を示す非対称型差
動増幅回路の回路図、第９図は、センスアンプの
主要部のレイアウト図である。
を示しており、第１図はスタテイツクメモリシス
テムのブロツク図、第２Ａ図は、Ｓ−RAMICの
内部構成ブロツク図、第２Ｂ図は、そのタイミン
グ図、第３Ａ図は、他の一実施例を示すＳ−
RAMICの内部構成ブロツク図、第３Ｂ図は、そ
のタイミング図、第４図は、メモリアレイ中の１
ビツトのメモリ・セルの回路図、第５図は、デー
タ出力バツフアの回路図、第６図は、センスアン
プの回路図、第７図は、他の一実施例を示すセン
スアンプのブロツク図、第８図は、上記センスア
ンプに用いられる他の一実施例を示す非対称型差
動増幅回路の回路図、第９図は、センスアンプの
主要部のレイアウト図である。
Claims (1)
- 【特許請求の範囲】 １ メモリアレイと、上記メモリアレイのコモン
データ線対からの信号を受けて一方の位相の出力
信号を形成する第１差動増幅回路と、上記コモン
データ線対からの信号を受けて上記出力信号に対
し逆相の信号を形成する第２差動増幅回路と、上
記第１差動増幅回路からの出力信号と上記第２差
動増幅回路からの出力信号とを差動入力とする第
３差動増幅回路とを含むセンスアンプと、書き込
み制御信号によつてその動作が制御されて上記セ
ンスアンプの出力信号に応答する出力信号を形成
する出力バツフアとを備え、 上記第１、第２、第３差動増幅回路が、それぞ
れ一対の差動入力素子とかかる差動入力素子の一
方の入力素子の電流に応答して電流を形成し上記
差動入力素子の他方の入力素子の電流との差に応
じて出力を形成する非対称負荷手段とからなるこ
とを特徴とする半導体記憶装置。 ２ 上記第３差動増幅回路と同じ構成とされると
ともに上記第１差動増幅回路の出力と上記第２差
動増幅回路の出力を差動入力とする第４差動増幅
回路が設けられてなり、上記第３差動増幅回路と
上記第４増幅回路とは、その入力が互いに逆相と
されてなることによつて互いに逆相の出力を形成
するようにされてなることを特徴とする特許請求
の範囲第１項記載の半導体記憶装置。 ３ 上記差動入力素子が、第１導電型の差動
MISFETからなり、上記非対称負荷手段が、上
記差動MISFETの一方のMISFETのドレイン出
力を入力として受けて上記差動MISFETの他方
のMISFETのドレイン出力と合成されるべき出
力を形成する第２導電型のMISFETからなるカ
レントミラー負荷回路からなることを特徴とする
特許請求の範囲第１項又は第２項記載の半導体記
憶装置。 ４ 上記差動入力素子が、Ｎチヤンネル
MISFETからなり、上記非対称負荷手段を構成
するMISFETがＰチヤンネルMISFETからなる
ことを特徴とする特許請求の範囲第３項記載の半
導体記憶装置。 ５ メモリアレイと、 ドレインが第１出力点に接続されゲートが上記
メモリアレイのコモンデータ線対の一方に接続さ
れソースが第一共通接続点に接続された第１導電
型の第1MISFETと、ゲートが上記コモンデータ
線対の他方に接続されソースが上記第１共通接続
点に接続された第１導電型の第2MISFETと、ド
レインが第２出力点に接続されゲートが上記コモ
ンデータ線対の他方に接続されソースが上記第１
共通接続点に接続された第１導電型の第
3MISFETと、ゲートが上記コモンデータ線対の
一方に接続されソースが上記第１共通接続点に接
続された第１導電型の第4MISFETと、ソースが
電源電圧の供給がされる第１接続点に接続されゲ
ート及びドレインが上記第2MISFETのドレイン
に接続された第２導電型の第5MISFETと、ソー
スが上記第１接続点に接続されゲートが上記第
5MISFETのゲートに接続されドレインが上記第
１出力点に接続された第２導電型の第6MISFET
と、ソースが上記第１接続点に接続されゲート及
びドレインが上記第4MISFETのドレインに接続
された第２導電型の第7MISFETと、ソースが上
記第１接続点に接続されゲートが上記第
7MISFETのゲートに接続されドレインが上記第
２出力点に接続された第２導電型の第8MISFET
と、上記第１共通接続点と回路の基準電位が与え
られる第２接続点との間に設けられた第１電流源
と、ドレインが第３出力点に接続されゲートが上
記第１出力点に接続されソースが第２共通接続点
に接続された第１導電型の第9MISFETと、ゲー
トが上記第２出力点に接続されソースが上記第２
共通接続点に接続された第１導電型の第
10MISFETと、ソースが上記第１接続点に接続
されたゲート及びドレインが上記第10MISFET
のドレインに接続された第２導電型の第
11MISFETと、ソースが上記第１接続点に接続
されゲートが上記第11MISFETのゲートに接続
されドレインが上記第３出力点に接続された第２
導電型の第12MISFETと、上記第２共通接続点
と上記第２接続点との間に設けられた第２電流源
とを備え上記第３出力点から出力を得るようにし
たセンスアンプと、書き込み制御信号によつてそ
の動作が制御されて上記センスアンプの出力信号
に応答する出力信号を形成する出力バツフアとを
備えてなることを特徴とする半導体記憶装置。 ６ 上記第１電流源、第２電流源が、それぞれ第
１導電型のMISFETからなることを特徴とする
特許請求の範囲第５項記載の半導体記憶装置。 ７ 上記第１導電型MISFETがＮチヤンネル
MISFETからなり、上記第２導電型のMISFET
がＰチヤンネルMISTからなることを特徴とする
特許請求の範囲第５又は第６項記載の半導体記憶
装置。
Priority Applications (13)
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|---|---|---|---|
| JP56082474A JPS57198594A (en) | 1981-06-01 | 1981-06-01 | Semiconductor storage device |
| FR828209136A FR2506990B1 (fr) | 1981-06-01 | 1982-05-26 | Dispositif de memoire a semi-conducteurs |
| GB8215385A GB2100542B (en) | 1981-06-01 | 1982-05-26 | Static type semiconductor random access memory sense amplifier |
| DE3220273A DE3220273C2 (de) | 1981-06-01 | 1982-05-28 | Halbleiterspeicher |
| KR82002408A KR950007446B1 (ko) | 1981-06-01 | 1982-05-29 | 증폭기를 갖는 반도체 기억장치 |
| IT21608/82A IT1151252B (it) | 1981-06-01 | 1982-05-31 | Dispositivo di memoria a semiconduttori |
| US06/383,945 US4509147A (en) | 1981-06-01 | 1982-06-01 | High speed semiconductor memory device having a high gain sense amplifier |
| HK707/86A HK70786A (en) | 1981-06-01 | 1986-09-18 | Static type semiconductor random access memory |
| MY553/86A MY8600553A (en) | 1981-06-01 | 1986-12-30 | Static type semiconductor random access memory |
| KR1019870005327A KR910000968B1 (ko) | 1981-06-01 | 1987-05-28 | 반도체 기억장치 |
| US07/359,684 USRE34060E (en) | 1981-06-01 | 1989-05-31 | High speed semiconductor memory device having a high gain sense amplifier |
| KR1019900015480A KR950007191B1 (ko) | 1981-06-01 | 1990-09-28 | 다수의 반도체 메모리를 갖는 메모리 시스템 |
| KR1019910002612A KR950007451B1 (ko) | 1981-06-01 | 1991-02-19 | 반도체 기억 장치에 사용되는 증폭기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56082474A JPS57198594A (en) | 1981-06-01 | 1981-06-01 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57198594A JPS57198594A (en) | 1982-12-06 |
| JPH0479080B2 true JPH0479080B2 (ja) | 1992-12-14 |
Family
ID=13775502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56082474A Granted JPS57198594A (en) | 1981-06-01 | 1981-06-01 | Semiconductor storage device |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4509147A (ja) |
| JP (1) | JPS57198594A (ja) |
| KR (4) | KR950007446B1 (ja) |
| DE (1) | DE3220273C2 (ja) |
| FR (1) | FR2506990B1 (ja) |
| GB (1) | GB2100542B (ja) |
| HK (1) | HK70786A (ja) |
| IT (1) | IT1151252B (ja) |
| MY (1) | MY8600553A (ja) |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6025096A (ja) * | 1983-07-22 | 1985-02-07 | Toshiba Corp | センス回路 |
| US4723228B1 (en) * | 1983-08-31 | 1998-04-21 | Texas Instruments Inc | Memory decoding circuitry |
| EP0163721A1 (en) * | 1983-12-02 | 1985-12-11 | AT&T Corp. | Semiconductor memory |
| JPS60136084A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0795395B2 (ja) * | 1984-02-13 | 1995-10-11 | 株式会社日立製作所 | 半導体集積回路 |
| JPS60211693A (ja) * | 1984-04-06 | 1985-10-24 | Hitachi Ltd | Ｍｏｓ増幅回路 |
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| JPH0650597B2 (ja) * | 1985-03-25 | 1994-06-29 | 日立超エル・エス・アイ・エンジニアリング株式会社 | 半導体メモリ |
| JPS61224192A (ja) * | 1985-03-29 | 1986-10-04 | Sony Corp | 読出し増幅器 |
| JPS61253695A (ja) * | 1985-05-07 | 1986-11-11 | Hitachi Ltd | 半導体記憶装置 |
| JPH0766663B2 (ja) * | 1985-08-23 | 1995-07-19 | 株式会社日立製作所 | ダイナミツク型ｒａｍ |
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1982
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