JPH03110531U - - Google Patents
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- Publication number
- JPH03110531U JPH03110531U JP1680790U JP1680790U JPH03110531U JP H03110531 U JPH03110531 U JP H03110531U JP 1680790 U JP1680790 U JP 1680790U JP 1680790 U JP1680790 U JP 1680790U JP H03110531 U JPH03110531 U JP H03110531U
- Authority
- JP
- Japan
- Prior art keywords
- input
- reset
- terminal
- flip
- flop
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Power Sources (AREA)
Description
第１図は本考案の一実施例に係るノンロツク・
ロツクスイツチ変換回路を示す回路図、第２図ａ
は第１図のロツクスイツチをＯＮ側に設定した場
合のタイミングチヤート、第２図ｂは第１図のロ
ツクスイツチをＯＦＦ側に設定した場合のタイミ
ングチヤート、第３図は従来のノンロツク・ロツ
クスイツチ変換回路を示す回路図、第４図ａは第
３図のロツクスイツチをＯＮ側に設定した場合の
タイミングチヤート、第４図ｂは第３図のロツク
スイツチをＯＦＦ側に設定した場合のタイミング
チヤートである。 図に於いて、１はロツクスイツチ、２はプルア
ツプ抵抗、３は第１のフリツプフロツプ、４は電
源リセツト回路、５は発振回路、６は第２のフリ
ツプフロツプ、７は第３のフリツプフロツプ、８
は第１のＮＡＮＤ回路、９は第４のフリツプフロ
ツプ、１０は第５のフリツプフロツプ、１１は第
２のフリツプフロツプである。
ロツクスイツチ変換回路を示す回路図、第２図ａ
は第１図のロツクスイツチをＯＮ側に設定した場
合のタイミングチヤート、第２図ｂは第１図のロ
ツクスイツチをＯＦＦ側に設定した場合のタイミ
ングチヤート、第３図は従来のノンロツク・ロツ
クスイツチ変換回路を示す回路図、第４図ａは第
３図のロツクスイツチをＯＮ側に設定した場合の
タイミングチヤート、第４図ｂは第３図のロツク
スイツチをＯＦＦ側に設定した場合のタイミング
チヤートである。 図に於いて、１はロツクスイツチ、２はプルア
ツプ抵抗、３は第１のフリツプフロツプ、４は電
源リセツト回路、５は発振回路、６は第２のフリ
ツプフロツプ、７は第３のフリツプフロツプ、８
は第１のＮＡＮＤ回路、９は第４のフリツプフロ
ツプ、１０は第５のフリツプフロツプ、１１は第
２のフリツプフロツプである。
Claims (1)
- 【実用新案登録請求の範囲】 電源投入時、リセツト信号を一定時間出力する
電源リセツト回路と、 ＯＮ側の端子及びＯＦＦ側の端子がそれぞれプ
ルアツプ抵抗を介して定電圧電源に接続され、中
点が接地されているロツクスイツチと、 該ロツクスイツチのＯＮ側がセツト側へ入力さ
れ、前記ロツクスイツチのＯＦＦ側がリセツト側
へ入力されてセツト出力及びリセツト出力をする
第１のフリツプフロツプと、 該第１のフリツプフロツプのリセツト出力がＤ
入力端子へ入力され、基準クロツクがクロツク端
子へ入力され、前記電源リセツト回路からのリセ
ツト信号がリセツト端子へ入力される第２のフリ
ツプフロツプと、該第２のフリツプフロツプのＱ
出力がＤ入力端子へ入力され、基準クロツクがク
ロツク端子へ入力され、前記電源リセツト回路か
らリセツト信号がリセツト端子へ入力される第３
のフリツプフロツプとからなるＯＦＦ検出回路と
、 該ＯＦＦ専用回路の第２のフリツプフロツプの
Ｑ出力と第３のフリツプフロツプの出力とをＮ
ＡＮＤ論理してＯＦＦ信号を出力する第１のＮＡ
ＮＤ回路と、 前記第１のフリツプフロツプのセツト出力がＤ
入力端子へ入力され、基準クロツクがクロツク端
子へ入力され、前記電源リセツト回路からのリセ
ツト信号がリセツト端子へ入力される第４のフリ
ツプフロツプと、該第４のフリツプフロツプのＱ
出力がＤ入力端子へ入力され、基準クロツクがク
ロツク端子へ入力され、前記電源リセツト回路か
らリセツト信号がリセツト端子へ入力される第５
のフリツプフロツプとからなるＯＮ検出回路と、 該ＯＮ専用回路の第３のフリツプフロツプのＱ
出力と第４のフリツプフロツプの出力とをＮＡ
ＮＤ論理してＯＮ信号を出力する第２のＮＡＮＤ
回路とを備えたことを特徴とするノンロツク・ロ
ツクスイツチ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1680790U JPH03110531U (ja) | 1990-02-23 | 1990-02-23 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1680790U JPH03110531U (ja) | 1990-02-23 | 1990-02-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03110531U true JPH03110531U (ja) | 1991-11-13 |
Family
ID=31520060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1680790U Pending JPH03110531U (ja) | 1990-02-23 | 1990-02-23 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03110531U (ja) |
-
1990
- 1990-02-23 JP JP1680790U patent/JPH03110531U/ja active Pending