JPH0311129B2 - - Google Patents
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- JPH0311129B2 JPH0311129B2 JP56155175A JP15517581A JPH0311129B2 JP H0311129 B2 JPH0311129 B2 JP H0311129B2 JP 56155175 A JP56155175 A JP 56155175A JP 15517581 A JP15517581 A JP 15517581A JP H0311129 B2 JPH0311129 B2 JP H0311129B2
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- Japan
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- voltage
- source
- fet
- gate
- normally
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明はノーマリオン型シヨツトキーゲート
FETをドライバとするインバータを含む論理回
路に関する。
FETをドライバとするインバータを含む論理回
路に関する。
GaAsを用いたシヨツトキーゲートFETからな
る論理回路は、GaAsのキヤリア移動度がSiのそ
れに比べて大きいために、超高速のデイジタル回
路に向いている。なかでもノーマリオン型のシヨ
ツトキーゲートFETを用いた論理回路は、高速
の動作を行うことができる。
る論理回路は、GaAsのキヤリア移動度がSiのそ
れに比べて大きいために、超高速のデイジタル回
路に向いている。なかでもノーマリオン型のシヨ
ツトキーゲートFETを用いた論理回路は、高速
の動作を行うことができる。
第１図ａはノーマリオン型シヨツトキーゲート
FETを用いた論理回路として良く知られている
BFL（Buffered Follower Logic）と呼ばれてい
る回路であり、ｂはその論理図である。Q1〜Q5
は全てノーマリオン型である。Q1，Q4，Q5，Q8
は電流源負荷、Q2，Q6はそれぞれインバータG1，
G2のドライバ、Q3，Q7はソースフオロアとして
働く。D1〜D6はレベルシフト動作を行うシヨツ
トキーダイオードである。論理振幅は＋0.5V〜
−2Vの約2.5Vである。
FETを用いた論理回路として良く知られている
BFL（Buffered Follower Logic）と呼ばれてい
る回路であり、ｂはその論理図である。Q1〜Q5
は全てノーマリオン型である。Q1，Q4，Q5，Q8
は電流源負荷、Q2，Q6はそれぞれインバータG1，
G2のドライバ、Q3，Q7はソースフオロアとして
働く。D1〜D6はレベルシフト動作を行うシヨツ
トキーダイオードである。論理振幅は＋0.5V〜
−2Vの約2.5Vである。
この回路の欠点の１つはVDD（正）とVSS（負）
の２電源を必要とすることである。
の２電源を必要とすることである。
単一電源で動作する回路にはノーマリオフ形シ
ヨツトキーゲートFETを使用した第２図に示し
た論理回路が考えられている。この回路はDCFL
（Direct Coupled Function Logic）と呼ばれて
いる。Q11，Q13は電流負荷としてのノーマリオ
ン型FETであり、Q12，Q14はドライバとしての
ノーマリオフ型FETである。回路はＥ／Ｄ構成
となつている。この論理回路はＶ＋の単一電源で
動作するという長所に加えて、構成が簡単で素子
数が少なくてすむという特徴がある。しかし
Q12，Q14のゲート・ソース間は順回転が加わる
ために、ゲート電圧はシヨツトキーの順方向電圧
（約0.8V）にクランプされる。このため低レベル
の浮き上がりを考慮すると論理振幅は0.6V程度
しかとれず、ノイズマージン電圧が非常に小さく
なつてしまう。さらに、LSIレベルで考えると、
数百〜数千のトランジスタを同一チツプに作るた
めに、ピンチオフ電圧のばらつき、フアンアウト
数の違いによる、オン電圧の変化などを考慮しな
ければならず、ますますノイズマージン電圧は小
さくなる。ちなみに、ノイズマージン電圧を０と
して、100素子レベルのICで許容されるピンチオ
フ電圧のばらつきは約20ｍＶであるという報告も
ある（昭和56年電子通信学会全国大会“ノーマリ
オフGaAs IC用FETしきい値電圧の検討”平山
他）。
ヨツトキーゲートFETを使用した第２図に示し
た論理回路が考えられている。この回路はDCFL
（Direct Coupled Function Logic）と呼ばれて
いる。Q11，Q13は電流負荷としてのノーマリオ
ン型FETであり、Q12，Q14はドライバとしての
ノーマリオフ型FETである。回路はＥ／Ｄ構成
となつている。この論理回路はＶ＋の単一電源で
動作するという長所に加えて、構成が簡単で素子
数が少なくてすむという特徴がある。しかし
Q12，Q14のゲート・ソース間は順回転が加わる
ために、ゲート電圧はシヨツトキーの順方向電圧
（約0.8V）にクランプされる。このため低レベル
の浮き上がりを考慮すると論理振幅は0.6V程度
しかとれず、ノイズマージン電圧が非常に小さく
なつてしまう。さらに、LSIレベルで考えると、
数百〜数千のトランジスタを同一チツプに作るた
めに、ピンチオフ電圧のばらつき、フアンアウト
数の違いによる、オン電圧の変化などを考慮しな
ければならず、ますますノイズマージン電圧は小
さくなる。ちなみに、ノイズマージン電圧を０と
して、100素子レベルのICで許容されるピンチオ
フ電圧のばらつきは約20ｍＶであるという報告も
ある（昭和56年電子通信学会全国大会“ノーマリ
オフGaAs IC用FETしきい値電圧の検討”平山
他）。
本発明は上記の点に鑑み、ノーマリオン型シヨ
ツトキーゲートFETをドライバするインバータ
を含む論理回路であつて、論理振幅を十分大きく
することができ、しかも単一電源で動作可能とし
た論理回路を提供するものである。
ツトキーゲートFETをドライバするインバータ
を含む論理回路であつて、論理振幅を十分大きく
することができ、しかも単一電源で動作可能とし
た論理回路を提供するものである。
本発明は、ノーマリオン型シヨツトキーゲート
FETをドライバとしそのドレインを負荷を介し
て電源の高電位端に接続してなるインバータを複
数個縦続した回路を含む論理回路において、(1)複
数個のインバータのドライバFETのソースを共
通接続して、このソースと前記電源の低電位端と
の間にソース電位をその低電位端より浮かす少く
とも１個のシヨツトキーダイオードまたは抵抗を
接続すること、および(2)複数個のインバータはレ
ベルシフト回路を介して縦続すること、を特徴と
しており、これにより上記目的を達成することが
できる。
FETをドライバとしそのドレインを負荷を介し
て電源の高電位端に接続してなるインバータを複
数個縦続した回路を含む論理回路において、(1)複
数個のインバータのドライバFETのソースを共
通接続して、このソースと前記電源の低電位端と
の間にソース電位をその低電位端より浮かす少く
とも１個のシヨツトキーダイオードまたは抵抗を
接続すること、および(2)複数個のインバータはレ
ベルシフト回路を介して縦続すること、を特徴と
しており、これにより上記目的を達成することが
できる。
第３図は本発明の論理回路の原理図を示す。
Q21〜Q23はピンチオフ電圧がほぼ−VSSに等しい
ノーマリオンタイプ型シヨツトキーゲートFET
からなるドライバであり、そのソースは共通接続
されている。VSSはこれらのFETのソース電位を
接地電位から浮かすための定電圧である。また
VLはドレイン電位からゲート電位をレベルシフ
ト回路するための定電圧である。
Q21〜Q23はピンチオフ電圧がほぼ−VSSに等しい
ノーマリオンタイプ型シヨツトキーゲートFET
からなるドライバであり、そのソースは共通接続
されている。VSSはこれらのFETのソース電位を
接地電位から浮かすための定電圧である。また
VLはドレイン電位からゲート電位をレベルシフ
ト回路するための定電圧である。
Q24〜Q26はそれぞれQ21〜Q23の電流源負荷で
ある。
ある。
次に第３図の電圧、電流の関係を考える。この
回路の入力端ゲート電圧が最初、接地電位に近い
ときは、Q21のゲート・ソース電圧は−VSSにほぼ
等しく、そのピンチオフ電圧が−VSSであるので
Q21はピンチオフしており、流れる電流はほぼ０
である。この時Q21のドレイン電圧は約0.8V＋
VSS＋VLとなる。これは次段のFET−Q22のゲー
ト・ソース接合がシヨツトキー接合で順方向にバ
イアスされるためQ22のゲートはQ22のソース電
位（VSS）から順方向にシヨツトキー電圧（約
0.8V）だけ高い電圧（0.8V＋VSS）にクランプさ
れるためである。よつてQ21のドレイン・ソース
電圧VDSは約0.8V＋VLとなる。この状態は第４図
のVDS−ID特性図で示すとＡ点である。
回路の入力端ゲート電圧が最初、接地電位に近い
ときは、Q21のゲート・ソース電圧は−VSSにほぼ
等しく、そのピンチオフ電圧が−VSSであるので
Q21はピンチオフしており、流れる電流はほぼ０
である。この時Q21のドレイン電圧は約0.8V＋
VSS＋VLとなる。これは次段のFET−Q22のゲー
ト・ソース接合がシヨツトキー接合で順方向にバ
イアスされるためQ22のゲートはQ22のソース電
位（VSS）から順方向にシヨツトキー電圧（約
0.8V）だけ高い電圧（0.8V＋VSS）にクランプさ
れるためである。よつてQ21のドレイン・ソース
電圧VDSは約0.8V＋VLとなる。この状態は第４図
のVDS−ID特性図で示すとＡ点である。
次にトランジスタQ22の状態を考える。Q22は
ゲートがソースに対して0.8V高いのでオン状態
にあり、負荷Q25の電流はQ22のドレイン電流と
なつてチヤンネルを流れる。よつてそのドレイン
電位はソース電位とほぼ等しい電位VSSまで降下
し、VDSはほぼ０である。この状態をVDS−IDの関
係を示す第４図で示すとＢ点となり、流れている
電流は負荷Q25の電流ILである。ここで負荷Q24の
電流はQ22のゲートを通してソースに流れ込んで
いる。
ゲートがソースに対して0.8V高いのでオン状態
にあり、負荷Q25の電流はQ22のドレイン電流と
なつてチヤンネルを流れる。よつてそのドレイン
電位はソース電位とほぼ等しい電位VSSまで降下
し、VDSはほぼ０である。この状態をVDS−IDの関
係を示す第４図で示すとＢ点となり、流れている
電流は負荷Q25の電流ILである。ここで負荷Q24の
電流はQ22のゲートを通してソースに流れ込んで
いる。
次にこの回路の入力端電位を正に加えていくと
第５図に示したような入、出力特性が得られる。
ここでしきい値電圧は 0.8＋VL／２となり、論理振幅はほぼ0.8V＋VLボ ルトとなる。ここでピンチオフ電圧は｜VP｜≦
｜VL｜の関係が成立している。
第５図に示したような入、出力特性が得られる。
ここでしきい値電圧は 0.8＋VL／２となり、論理振幅はほぼ0.8V＋VLボ ルトとなる。ここでピンチオフ電圧は｜VP｜≦
｜VL｜の関係が成立している。
以上から本発明の論理回路は、ノーマリオン型
のFETをドライバとして用いながら、単一電源
で動作を行い、しかも論理振幅が0.8V以上とれ
る高速動作に適した論理回路であることが明らか
である。
のFETをドライバとして用いながら、単一電源
で動作を行い、しかも論理振幅が0.8V以上とれ
る高速動作に適した論理回路であることが明らか
である。
次に本発明の具体的な実施例について説明す
る。第６図は本発明の一実施例を示す。第３図と
同じ働きをするものには同一の記号を付けてあ
る。電流源負荷Q24〜Q26はノーマリオン型のシ
ヨツトキーゲートFETのゲートとソースを接続
したアクテイブロードである。
る。第６図は本発明の一実施例を示す。第３図と
同じ働きをするものには同一の記号を付けてあ
る。電流源負荷Q24〜Q26はノーマリオン型のシ
ヨツトキーゲートFETのゲートとソースを接続
したアクテイブロードである。
レベルシフト用定圧電VLを得るためにシヨツ
トキーダイオードD21〜D23を用いており、シフ
ト電圧はシヨツトキーの順方向電圧（約0.8V）
である。さらにこのレベルシフト電圧を一定に保
つためにQ24〜Q26に比べて電流値の小さな電流
源として、ノーマリオン型シヨツトキーゲート
FETQ27〜Q29が接続されている。また、ドライ
バFETの共通接続したソース電位を接地電位よ
りも正にする定電圧VSSとしてやはりシヨツトキ
ーダイオードD31を利用して、その順方向電圧
（約0.8V）を用いている。ここで、このダイオー
ドD31に流れる電流は、常に電流源負荷Q24〜Q26
の電流の総和となるので一定であり、定電圧とし
て動作することになる。
トキーダイオードD21〜D23を用いており、シフ
ト電圧はシヨツトキーの順方向電圧（約0.8V）
である。さらにこのレベルシフト電圧を一定に保
つためにQ24〜Q26に比べて電流値の小さな電流
源として、ノーマリオン型シヨツトキーゲート
FETQ27〜Q29が接続されている。また、ドライ
バFETの共通接続したソース電位を接地電位よ
りも正にする定電圧VSSとしてやはりシヨツトキ
ーダイオードD31を利用して、その順方向電圧
（約0.8V）を用いている。ここで、このダイオー
ドD31に流れる電流は、常に電流源負荷Q24〜Q26
の電流の総和となるので一定であり、定電圧とし
て動作することになる。
本回路のFETのピンチオフ電圧は約−0.8Vと
なり、又論理振幅は約1.6Vとなる。
なり、又論理振幅は約1.6Vとなる。
第７図〜第１２図は第６図を変形した実施例の
要部を示すものである。第７図では、ソース電位
を決める定電圧源として抵抗R1を用いている。
R1に流れる電流は全ての電流源負荷の和ΣIiとな
るので一定であり、よつてソース電位はR1・ΣIi
となる。またレベルシフト用定電圧源には抵抗
R2を用いている。FETをオフさせるためにQ27に
よる電流値をI2として｜R2・2｜｜VP｜の関
係となつている。
要部を示すものである。第７図では、ソース電位
を決める定電圧源として抵抗R1を用いている。
R1に流れる電流は全ての電流源負荷の和ΣIiとな
るので一定であり、よつてソース電位はR1・ΣIi
となる。またレベルシフト用定電圧源には抵抗
R2を用いている。FETをオフさせるためにQ27に
よる電流値をI2として｜R2・2｜｜VP｜の関
係となつている。
第８図はソース電位を浮かすために２個のシヨ
ツトキーダイオードD311，D312を用い、レベルシ
フト用としても２個のシヨツトキーダイオード
D211，D212を使用して、論理振幅を0.8＋2VSS（
2.4V）とした回路である。ピンチオフ電圧VPは
｜VP｜｜2VSS｜の関係である。
ツトキーダイオードD311，D312を用い、レベルシ
フト用としても２個のシヨツトキーダイオード
D211，D212を使用して、論理振幅を0.8＋2VSS（
2.4V）とした回路である。ピンチオフ電圧VPは
｜VP｜｜2VSS｜の関係である。
第９図は電流源FET−Q27のドレイン電位を接
地電位からVSSだけ浮かすことによつて、より良
好な定電流動作を行なわせるための構成である。
ゲート電位はVSSから0.8＋2VSSまで動作し論理振
幅は0.8＋VSS（1.6V）である。
地電位からVSSだけ浮かすことによつて、より良
好な定電流動作を行なわせるための構成である。
ゲート電位はVSSから0.8＋2VSSまで動作し論理振
幅は0.8＋VSS（1.6V）である。
第１０図は第６図の回路に、D31と逆並列にシ
ヨツトキーダイオードD32を入れてある。このダ
イオードD32は逆バイアスされているために容量
として働き、スイツチング動作上でQ21のソース
電位に若干生じるリツプルを吸収するためのデカ
ツプリング容量動作を行つている。
ヨツトキーダイオードD32を入れてある。このダ
イオードD32は逆バイアスされているために容量
として働き、スイツチング動作上でQ21のソース
電位に若干生じるリツプルを吸収するためのデカ
ツプリング容量動作を行つている。
第１１図はレベルシフトをFET−QLを利用し
て行つている例である。FET−QLのピンチオフ
電圧はほぼ0Vであり、その時の電流値は電流源
FET−Q27のそれとほぼ等しくなるように設定さ
れている。ソースフオロアのレベルシフトを使う
ことによつてさらに次段へのドライブ能力が増
す。
て行つている例である。FET−QLのピンチオフ
電圧はほぼ0Vであり、その時の電流値は電流源
FET−Q27のそれとほぼ等しくなるように設定さ
れている。ソースフオロアのレベルシフトを使う
ことによつてさらに次段へのドライブ能力が増
す。
第１２図はレベルシフトに第１１図と同様のソ
ースフオロアとシヨツトキーダイオードD21の組
合せを使用した例である。
ースフオロアとシヨツトキーダイオードD21の組
合せを使用した例である。
さらに図示は行なわなかつたがシヨツトキーダ
イオードのブレークダウン電圧を利用したレベル
シフトも考えられる。
イオードのブレークダウン電圧を利用したレベル
シフトも考えられる。
さらに以上の回路の組合わせも当然可能であ
る。
る。
以上、本発明によれば通常のノーマリオン型シ
ヨツトキーゲートFETのプロセスを利用して、
ノーマリオン型のFET構成による、論理振幅が
0.8V以上と大きく、しかも、単一電源で動作す
る高速デイジタル回路が実現できる。
ヨツトキーゲートFETのプロセスを利用して、
ノーマリオン型のFET構成による、論理振幅が
0.8V以上と大きく、しかも、単一電源で動作す
る高速デイジタル回路が実現できる。
第１図ａ，ｂは従来のノーマリオン型シヨツト
キーゲートFET構成による論理回路（BFL）と
その論理図、第２図は従来のノーマリオフ型シヨ
ツトキーゲートFET構成による論理回路
（DCFL）図、第３図は本発明の原理構成を示す
図、第４図はその動作をドレインするためのID−
VDS特性図、第５図は同じく入出力特性図、第６
図は本発明の一実施例の論理回路図、第７図〜第
１２図は本発明の他の実施例の要部を示す図であ
る。 Q21，Q22，Q23……ドライバFET、Q24，Q25，
Q26……電流源負荷FET、D31，D21，D22，D23…
…シヨツトキーダイオード、Q27……電流源
FET、R1，R2……抵抗、QL……ソースフオロア
FET。
キーゲートFET構成による論理回路（BFL）と
その論理図、第２図は従来のノーマリオフ型シヨ
ツトキーゲートFET構成による論理回路
（DCFL）図、第３図は本発明の原理構成を示す
図、第４図はその動作をドレインするためのID−
VDS特性図、第５図は同じく入出力特性図、第６
図は本発明の一実施例の論理回路図、第７図〜第
１２図は本発明の他の実施例の要部を示す図であ
る。 Q21，Q22，Q23……ドライバFET、Q24，Q25，
Q26……電流源負荷FET、D31，D21，D22，D23…
…シヨツトキーダイオード、Q27……電流源
FET、R1，R2……抵抗、QL……ソースフオロア
FET。
Claims (1)
- 【特許請求の範囲】 １ ノーマリオン型シヨツトキーゲートFETを
ドライバとしそのドレインを負荷を介して電源の
高電位端に接続してなるインバータを複数個縦続
した回路を含む論理回路において、前記複数個の
インバータのドライバFETのソースを共通接続
してこのソースと前記電源の低電位端との間にソ
ース電位を上記低電位端より浮かす少くとも１個
のシヨツトキーダイオードまたは抵抗を接続し、
且つ前記複数個のインバータはレベルシフト回路
を介して縦続してなることを特徴とする論理回
路。 ２ レベルシフト回路は少なくとも１個のダイオ
ードまたは抵抗からなりその終端と前記低電位端
との間に電流源を有する特許請求の範囲第１項記
載の論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155175A JPS5856531A (ja) | 1981-09-30 | 1981-09-30 | 論理回路 |
| EP82108934A EP0075915B1 (en) | 1981-09-30 | 1982-09-27 | Logic circuit operable by a single power voltage |
| DE8282108934T DE3276988D1 (en) | 1981-09-30 | 1982-09-27 | Logic circuit operable by a single power voltage |
| US06/427,725 US4491747A (en) | 1981-09-30 | 1982-09-29 | Logic circuit using depletion mode field effect switching transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155175A JPS5856531A (ja) | 1981-09-30 | 1981-09-30 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856531A JPS5856531A (ja) | 1983-04-04 |
| JPH0311129B2 true JPH0311129B2 (ja) | 1991-02-15 |
Family
ID=15600129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155175A Granted JPS5856531A (ja) | 1981-09-30 | 1981-09-30 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856531A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6030640U (ja) * | 1983-08-08 | 1985-03-01 | 沖電気工業株式会社 | ディジタル論理回路 |
| JPS61131617A (ja) * | 1984-11-30 | 1986-06-19 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| JPS6297427A (ja) * | 1985-08-09 | 1987-05-06 | Sumitomo Electric Ind Ltd | 半導体装置 |
| EP2264900B1 (en) * | 2009-06-17 | 2014-07-30 | Epcos AG | Low-current inverter circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2417054C3 (de) * | 1974-04-08 | 1983-02-10 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung mit zwei miteinander verknüpften Schaltkreissystemen |
-
1981
- 1981-09-30 JP JP56155175A patent/JPS5856531A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856531A (ja) | 1983-04-04 |
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