JPH03113654A - キャッシュメモリ内蔵集積回路装置 - Google Patents
キャッシュメモリ内蔵集積回路装置Info
- Publication number
- JPH03113654A JPH03113654A JP1254255A JP25425589A JPH03113654A JP H03113654 A JPH03113654 A JP H03113654A JP 1254255 A JP1254255 A JP 1254255A JP 25425589 A JP25425589 A JP 25425589A JP H03113654 A JPH03113654 A JP H03113654A
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- JP
- Japan
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- data
- cache memory
- address
- block
- memory
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- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュメモリ内蔵集積回路装置に関し、特
に情報処理の分野におけるライトバック制御方式のキャ
ッシュメモリを内蔵しているワンチップＭＰＵなどのキ
ャッシュメモリ内蔵集積回路装置に関する。
に情報処理の分野におけるライトバック制御方式のキャ
ッシュメモリを内蔵しているワンチップＭＰＵなどのキ
ャッシュメモリ内蔵集積回路装置に関する。
従来、この種のキャッシュメモリ内蔵集積回路装置は、
ＣＰＵ部分と密に結合されているため、キャッシュメモ
リのデータの内容は、スワップアウトによりキャッシュ
メモリから外部の主記憶装置に対しデータを書き戻した
ときの段階でしがそのデータの内容を知る手段がなく、
ある時点におけるキャッシュメモリのデータの内容を知
ることが出来ない構成となっていた。
ＣＰＵ部分と密に結合されているため、キャッシュメモ
リのデータの内容は、スワップアウトによりキャッシュ
メモリから外部の主記憶装置に対しデータを書き戻した
ときの段階でしがそのデータの内容を知る手段がなく、
ある時点におけるキャッシュメモリのデータの内容を知
ることが出来ない構成となっていた。
上述した従来のキャッシュメモリ内蔵集積回路装置は、
スワップアウトによりキャッシュメモリのデータを主記
憶装置への書き戻したあとの段階でしか、そのデータの
内容を知ることが出来ない構成となっているので、ある
時点でのキャッシュメモリのデータの内容がどの様にな
っているかを知ることが出来ないため、プログラムの開
発やデパックに大きな支障を来たすという欠点がある。
スワップアウトによりキャッシュメモリのデータを主記
憶装置への書き戻したあとの段階でしか、そのデータの
内容を知ることが出来ない構成となっているので、ある
時点でのキャッシュメモリのデータの内容がどの様にな
っているかを知ることが出来ないため、プログラムの開
発やデパックに大きな支障を来たすという欠点がある。
本発明の目的は、キャッシュメモリのデータの内容を任
意の時点で知ることができ、プログラムの開発やデパッ
クを効率よく行うことができるキャッシュメモリ内蔵集
積回路装置を提供することにある。
意の時点で知ることができ、プログラムの開発やデパッ
クを効率よく行うことができるキャッシュメモリ内蔵集
積回路装置を提供することにある。
本発明のキャッシュメモリ内蔵集積回路装置は、選択さ
れたブロックのデータの書込み、読出しを行うデータメ
モリ部と、アドレスデータに従って前記データメモリ部
の対応するブロックを選択するタグメモリ部とを備えた
キャッシュメモリと、外部からのアドレスデータを記憶
しておき外部からの制御信号がアクティブレベルのとき
記憶している前記アドレスデータを前記タグメモリ部へ
供給するアドレス記憶制御回路と、前記制御信号がアク
ティブレベルのとき前記データメモリ部の選択されたブ
ロックのデータの外部への読出し制御を行う出力制御回
路と、前記制御信号がアクティブレベルのとき前記キャ
ッシュメモリに対するＣＰＵのアクセスを持ち状態とす
る制御回路とを有している。
れたブロックのデータの書込み、読出しを行うデータメ
モリ部と、アドレスデータに従って前記データメモリ部
の対応するブロックを選択するタグメモリ部とを備えた
キャッシュメモリと、外部からのアドレスデータを記憶
しておき外部からの制御信号がアクティブレベルのとき
記憶している前記アドレスデータを前記タグメモリ部へ
供給するアドレス記憶制御回路と、前記制御信号がアク
ティブレベルのとき前記データメモリ部の選択されたブ
ロックのデータの外部への読出し制御を行う出力制御回
路と、前記制御信号がアクティブレベルのとき前記キャ
ッシュメモリに対するＣＰＵのアクセスを持ち状態とす
る制御回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
この実施例は、選択されたブロックのデータの書込み、
読出しを行うデータメモリ部１１と、アドレスデータＡ
Ｄ１に従ってデータメモリ部１１の対応するブロックを
選択するタグメモリ部１２とを備えたキャッシュメモリ
１と、内部システムアドレスバス６を介して入力される
外部からのアドレスデータ（ＡＤｌ＞を記憶しておき外
部からの制御信号ＣＮＴがアクティブレベルのとき記憶
しているアドレスデータＡＤ、をタグメモリ部１２へ供
給するアドレス記憶側ｍ回路２と、制御信号ＣＮＴがア
クティブレベルのときデータメモリ部１１の選択された
ブロックのデータの外部への読出し制御を行う出力制御
回路３と、制御信号ＣＮＴがアクティブレベルのときキ
ャッシュメモリ１に対するＣＰＵ５のアクセスを持ち状
態とする制御回路４とを含む構成となっている。
読出しを行うデータメモリ部１１と、アドレスデータＡ
Ｄ１に従ってデータメモリ部１１の対応するブロックを
選択するタグメモリ部１２とを備えたキャッシュメモリ
１と、内部システムアドレスバス６を介して入力される
外部からのアドレスデータ（ＡＤｌ＞を記憶しておき外
部からの制御信号ＣＮＴがアクティブレベルのとき記憶
しているアドレスデータＡＤ、をタグメモリ部１２へ供
給するアドレス記憶側ｍ回路２と、制御信号ＣＮＴがア
クティブレベルのときデータメモリ部１１の選択された
ブロックのデータの外部への読出し制御を行う出力制御
回路３と、制御信号ＣＮＴがアクティブレベルのときキ
ャッシュメモリ１に対するＣＰＵ５のアクセスを持ち状
態とする制御回路４とを含む構成となっている。
次に、この実施例の動作について説明する。
まず、通常の動作においては、ＣＰＵ５からは、ローカ
ルアドレスバス７を介して、あるアドレスのブロックの
データ要求が来ると、そのアドレスデータＡＤ２を基に
キャッシュメモリ１のタグメモリ部１２を検索し、その
アドレスデータの情報が、キャッシュメモリ１のデータ
メモリ部１１に存在するかを判定を行い、存在すると判
定された場合には、内部データバス８を介して、ＣＰＵ
５に対し、その要求のデータを渡す。
ルアドレスバス７を介して、あるアドレスのブロックの
データ要求が来ると、そのアドレスデータＡＤ２を基に
キャッシュメモリ１のタグメモリ部１２を検索し、その
アドレスデータの情報が、キャッシュメモリ１のデータ
メモリ部１１に存在するかを判定を行い、存在すると判
定された場合には、内部データバス８を介して、ＣＰＵ
５に対し、その要求のデータを渡す。
もし、その要求のアドレスデータがキャッシュメモリ１
に存在しなかった場合には、その要求のアドレスデータ
に相当するデータをブロックサイズ重付で主記憶装置２
０から外部システムアドレスバス３１と外部データバス
３２を介して持って来る。この新しいブロックを持って
来るとき、タグメモリ部１２とデータメモリ部１１に対
して、既に他のブロックにより一杯ある場合には、ある
アルゴリズムにより最適なブロックの追い出しが行われ
る。このときには、この追い出したブロックについては
、主記憶装置２０に対して書き戻しを行ない、それによ
って、主記憶装置２０の内容とキャッシュメモリ１の内
容との一致性を取っている。
に存在しなかった場合には、その要求のアドレスデータ
に相当するデータをブロックサイズ重付で主記憶装置２
０から外部システムアドレスバス３１と外部データバス
３２を介して持って来る。この新しいブロックを持って
来るとき、タグメモリ部１２とデータメモリ部１１に対
して、既に他のブロックにより一杯ある場合には、ある
アルゴリズムにより最適なブロックの追い出しが行われ
る。このときには、この追い出したブロックについては
、主記憶装置２０に対して書き戻しを行ない、それによ
って、主記憶装置２０の内容とキャッシュメモリ１の内
容との一致性を取っている。
従って、このブロックを追い出した時点における主記憶
装置２０への書き戻しにより、キャッシュメモリ１のデ
ータの内容を知ることが出来る。
装置２０への書き戻しにより、キャッシュメモリ１のデ
ータの内容を知ることが出来る。
次に、任意の時点でキャッシュメモリ１のデータの内容
を知るには、知ろうとするブロックのアドレスを設定す
るために、外部から、内部システムアドレスバス６を介
してアドレス記憶制御回路２に、キャッシュメモリ１の
ブロック範囲のアドレスデータをラッチさせ、通常どう
りにキャッシュメモリ内蔵集積回路１０を動作させる。
を知るには、知ろうとするブロックのアドレスを設定す
るために、外部から、内部システムアドレスバス６を介
してアドレス記憶制御回路２に、キャッシュメモリ１の
ブロック範囲のアドレスデータをラッチさせ、通常どう
りにキャッシュメモリ内蔵集積回路１０を動作させる。
そして、ある時点でのキャッシュメモリ１のデータの内
容を知るために、外部からの制御信号ＣＮＴをアクティ
ブレベルにし、ＣＰＵ５のキャッシュメモリ１への動作
を停止するなめに、レディ信号ＲＤＹの応答をマスクし
てＣＰＵ５を持ち状態にし、その間に、アドレス記憶制
御回路２は、制御信号ＣＮＴを受けてラッチされている
アドレスデータＡＤ、をタグメモリ部１２に対し出力す
る。
容を知るために、外部からの制御信号ＣＮＴをアクティ
ブレベルにし、ＣＰＵ５のキャッシュメモリ１への動作
を停止するなめに、レディ信号ＲＤＹの応答をマスクし
てＣＰＵ５を持ち状態にし、その間に、アドレス記憶制
御回路２は、制御信号ＣＮＴを受けてラッチされている
アドレスデータＡＤ、をタグメモリ部１２に対し出力す
る。
アドレスデータに基すき、タグメモリ部１２により対応
するデータメモリ部１１のブロックが選択され、この選
択されたデータメモリ１１のブロック出力制御回路３の
Ｍｍによりデータが読み出され、内部データバス８．外
部データバスを介して主記憶装置２０にその時点のキャ
ッシュメモリ１のデータが書き戻される。
するデータメモリ部１１のブロックが選択され、この選
択されたデータメモリ１１のブロック出力制御回路３の
Ｍｍによりデータが読み出され、内部データバス８．外
部データバスを介して主記憶装置２０にその時点のキャ
ッシュメモリ１のデータが書き戻される。
ただし、この書き戻しを実行する場合には、キャッシュ
メモリ１の内容に対しては破壊せずそのまま残し、キャ
ッシュメモリとしての動作に影響がないようにする。
メモリ１の内容に対しては破壊せずそのまま残し、キャ
ッシュメモリとしての動作に影響がないようにする。
そして、主記憶装置２０に対し、書き戻しを行ったデー
タの内容を参照することにより、その時点でのキャッシ
ュメモリ１の中に存在いるデータの内容を知ることがで
きる。
タの内容を参照することにより、その時点でのキャッシ
ュメモリ１の中に存在いるデータの内容を知ることがで
きる。
この書き戻しが終了した段階において、制御信号ＣＮＴ
をインアクティブレベルにすることにより、ＣＰＵ５に
対する応答を返し、キャッシュメモリ１の動作をなんの
障害なく再開して続けることができる。
をインアクティブレベルにすることにより、ＣＰＵ５に
対する応答を返し、キャッシュメモリ１の動作をなんの
障害なく再開して続けることができる。
第２図は本発明の第２の実施例を示すブロック図である
。
。
この実施例は、アソシアティブ方式（連想単位方式）の
キャッシュメモリ内蔵集積回路装置に適用したものであ
る。
キャッシュメモリ内蔵集積回路装置に適用したものであ
る。
次に、この実施例の動作について説明する。
まず、アドレス記憶制御回路２に書き戻すべきブロック
範囲のアドレスデータをラッチし通常の動作を行う。そ
して外部からの制御信号ＣＮＴをアクティブレベルにし
て書き戻しのモードにはいる。このとき制御信号ＣＮＴ
によりアドレス記憶制御回路２から書き戻すべきブロッ
クのアドレスデータが出力され、このアドレスデータの
一部はデコーダ４２に入り、キャッシュメモリＩＡ上の
タグメモリ部１２Ａ、１２Ｂの連想単位数だけエントリ
が選択される。この場合は２つのエントリとなる。
範囲のアドレスデータをラッチし通常の動作を行う。そ
して外部からの制御信号ＣＮＴをアクティブレベルにし
て書き戻しのモードにはいる。このとき制御信号ＣＮＴ
によりアドレス記憶制御回路２から書き戻すべきブロッ
クのアドレスデータが出力され、このアドレスデータの
一部はデコーダ４２に入り、キャッシュメモリＩＡ上の
タグメモリ部１２Ａ、１２Ｂの連想単位数だけエントリ
が選択される。この場合は２つのエントリとなる。
そして、このキャッシュメモリ１＾上のタグメモリ部１
２Ａ、１２Ｂのエントリと書き戻しブロックのアドレス
データの少なくとも残りのアドレスデータとを比較し、
一致した連想単位の一致信号の情報を出力制御回路３Ａ
に入力することにより、書き戻すべき連想単位のエント
リを選択し、そのエントリの範囲をキャッシュメモリＩ
Ａから外部へと出力する。
２Ａ、１２Ｂのエントリと書き戻しブロックのアドレス
データの少なくとも残りのアドレスデータとを比較し、
一致した連想単位の一致信号の情報を出力制御回路３Ａ
に入力することにより、書き戻すべき連想単位のエント
リを選択し、そのエントリの範囲をキャッシュメモリＩ
Ａから外部へと出力する。
以上説明したように本発明は、書き戻すべきキャッシュ
メモリのブロックのアドレスデータを外部から入力し記
憶しておき、外部がらの制御信号によりこの記憶されて
いるアドレスデータをキャッシュメモリに伝達してこの
アドレスデータのブロックのデータを外部の主記憶装置
へ書き戻す構成とすることにより、キャッシュメモリの
データの内容を任意の時点で知ることができ、プログラ
ムの開発やデパックを効率よく行うことができる効果が
ある。
メモリのブロックのアドレスデータを外部から入力し記
憶しておき、外部がらの制御信号によりこの記憶されて
いるアドレスデータをキャッシュメモリに伝達してこの
アドレスデータのブロックのデータを外部の主記憶装置
へ書き戻す構成とすることにより、キャッシュメモリの
データの内容を任意の時点で知ることができ、プログラ
ムの開発やデパックを効率よく行うことができる効果が
ある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示すブロック図である。 １．１Ａ・・・キャッシュメモリ、２・・・アドレス記
憶制御回路、３，３Ａ・・・出力制御回路、４・・・応
答制御回路、５・・・ＣＰＵ、６・・・内部システムア
ドレスバス、７・・・ローカルアドレスバス、８・・・
内部データバス、１０．ＩＯＡ・・・キャッシュメモリ
内蔵集積回路装置、ｍｌ、１１＾、１１Ｂ・・・データ
メモリ部、１２．１２Ａ、１２Ｂ・・・タグメモリ部、
２０・・・主記憶装置、３１・・・外部システムアドレ
スバス、３２・・・外部データバス、４１・・・セレク
タ、４２・・・デコーダ、４３Ａ、４３Ｂ・・・比較器
。
施例を示すブロック図である。 １．１Ａ・・・キャッシュメモリ、２・・・アドレス記
憶制御回路、３，３Ａ・・・出力制御回路、４・・・応
答制御回路、５・・・ＣＰＵ、６・・・内部システムア
ドレスバス、７・・・ローカルアドレスバス、８・・・
内部データバス、１０．ＩＯＡ・・・キャッシュメモリ
内蔵集積回路装置、ｍｌ、１１＾、１１Ｂ・・・データ
メモリ部、１２．１２Ａ、１２Ｂ・・・タグメモリ部、
２０・・・主記憶装置、３１・・・外部システムアドレ
スバス、３２・・・外部データバス、４１・・・セレク
タ、４２・・・デコーダ、４３Ａ、４３Ｂ・・・比較器
。
Claims (1)
- 選択されたブロックのデータの書込み、読出しを行うデ
ータメモリ部と、アドレスデータに従って前記データメ
モリ部の対応するブロックを選択するタグメモリ部とを
備えたキャッシュメモリと、外部からのアドレスデータ
を記憶しておき外部からの制御信号がアクティブレベル
のとき記憶している前記アドレスデータを前記タグメモ
リ部へ供給するアドレス記憶制御回路と、前記制御信号
がアクティブレベルのとき前記データメモリ部の選択さ
れたブロックのデータの外部への読出し制御を行う出力
制御回路と、前記制御信号がアクティブレベルのとき前
記キャッシュメモリに対するＣＰＵのアクセスを持ち状
態とする制御回路とを有することを特徴とするキャッシ
ュメモリ内蔵集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254255A JPH03113654A (ja) | 1989-09-28 | 1989-09-28 | キャッシュメモリ内蔵集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254255A JPH03113654A (ja) | 1989-09-28 | 1989-09-28 | キャッシュメモリ内蔵集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03113654A true JPH03113654A (ja) | 1991-05-15 |
Family
ID=17262438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1254255A Pending JPH03113654A (ja) | 1989-09-28 | 1989-09-28 | キャッシュメモリ内蔵集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03113654A (ja) |
-
1989
- 1989-09-28 JP JP1254255A patent/JPH03113654A/ja active Pending
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