JPH04310151A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04310151A JPH04310151A JP3075482A JP7548291A JPH04310151A JP H04310151 A JPH04310151 A JP H04310151A JP 3075482 A JP3075482 A JP 3075482A JP 7548291 A JP7548291 A JP 7548291A JP H04310151 A JPH04310151 A JP H04310151A
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- JP
- Japan
- Prior art keywords
- memory
- data
- counter
- address
- cache
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- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 3
- 238000013500 data storage Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリを伴っ
た情報処理装置に関し、特にキャッシュメモリのライト
方式における制御を行う情報処理方式に関する。
た情報処理装置に関し、特にキャッシュメモリのライト
方式における制御を行う情報処理方式に関する。
【０００２】
【従来の技術】キャッシュメモリの書き込み方式として
ライトスルー方式つまりプロセッサからキャッシュユニ
ットへの書き込みが発生する度に、キャッシュメモリか
ら主記憶への書込みを行う方式と、コピーバック方式つ
まりプロセッサからキャッシュメモリ上だけで書き込み
を完了させてブロックの更新時に主記憶の内容を更新す
る事になっていた。
ライトスルー方式つまりプロセッサからキャッシュユニ
ットへの書き込みが発生する度に、キャッシュメモリか
ら主記憶への書込みを行う方式と、コピーバック方式つ
まりプロセッサからキャッシュメモリ上だけで書き込み
を完了させてブロックの更新時に主記憶の内容を更新す
る事になっていた。
【０００３】
【発明が解決しようとする課題】従来のコピーバック方
式では、データを書き換えた時点と実際に主記憶装置が
更新される時点との間隔が不確定であり、システムダウ
ンなどが生じた時に主記憶にデータが残らず障害の解析
などに支障が起るという欠点がある。
式では、データを書き換えた時点と実際に主記憶装置が
更新される時点との間隔が不確定であり、システムダウ
ンなどが生じた時に主記憶にデータが残らず障害の解析
などに支障が起るという欠点がある。
【０００４】
【課題を解決するための手段】本発明の情報処理装置は
、キャッシュメモリにはプロセッサより起動命令でカウ
ント開始するカウンタと、カウンタの出力でディレクト
リメモリを順次スキャンデータの更新ビットがセットさ
れている時にディレクトリメモリ内のアドレス情報とカ
ウンタの出力とを組み合せてアドレスを生成する手段と
、前記更新ビットに対応するデータをデータメモリより
読み出して前記アドレスと共に主記憶へ書き出すと同時
に前記更新ビットをリセットする手段とを有している。
、キャッシュメモリにはプロセッサより起動命令でカウ
ント開始するカウンタと、カウンタの出力でディレクト
リメモリを順次スキャンデータの更新ビットがセットさ
れている時にディレクトリメモリ内のアドレス情報とカ
ウンタの出力とを組み合せてアドレスを生成する手段と
、前記更新ビットに対応するデータをデータメモリより
読み出して前記アドレスと共に主記憶へ書き出すと同時
に前記更新ビットをリセットする手段とを有している。
【０００５】
【実施例】図１は本発明の一実施例によるキャッシュメ
モリを伴った情報処理装置の構成を示すブロック図によ
り示したものである。
モリを伴った情報処理装置の構成を示すブロック図によ
り示したものである。
【０００６】キャッシュメモリ１はキャッシュ制御部１
１と、ディレクトリメモリ１２と、データ格納メモリ１
４と、比較器１５と、メモリバスインタフエース２０と
、プロセッサバスインタフェース２１とを有する。
１と、ディレクトリメモリ１２と、データ格納メモリ１
４と、比較器１５と、メモリバスインタフエース２０と
、プロセッサバスインタフェース２１とを有する。
【０００７】このように構成された実施例において、プ
ロセッサからの要求アドレスはセットアドレス１８２と
タグアドレス１８１とに分けられ、ディレクトリメモリ
１２からセットアドレス１８２で読み出されたアドレス
情報１２１とタグアドレス１８１とが比較される。両者
が一致した場合には一致信号１５１が比較器１５からキ
ャッシュ制御部１１に供給される。これによってキャッ
シュ制御部１１はデータ格納メモリ１４からデータ１４
１を読み出してプロセッサバスインタフェース２１を経
由してプロセッサに送られる。
ロセッサからの要求アドレスはセットアドレス１８２と
タグアドレス１８１とに分けられ、ディレクトリメモリ
１２からセットアドレス１８２で読み出されたアドレス
情報１２１とタグアドレス１８１とが比較される。両者
が一致した場合には一致信号１５１が比較器１５からキ
ャッシュ制御部１１に供給される。これによってキャッ
シュ制御部１１はデータ格納メモリ１４からデータ１４
１を読み出してプロセッサバスインタフェース２１を経
由してプロセッサに送られる。
【０００８】メモリライト時は、以下のように動作する
。
。
【０００９】プロセッサから要求アドレスは読み出し時
と同じくセットアドレス１８２とタグアドレス１８１に
分けられ、ディレクトリメモリ１２からセットアドレス
１８２で読み出されたアドレス情報１２１とタグアドレ
ス１８１とが比較される。両者が一致した場合に一致信
号１５１が比較器１５からキャッシュ制御部１１に供給
される。これによってキャッシュ制御部１１はデータ１
９１をデータ格納メモリ１４に書き込むと同時に、有効
ビットメモリ内の更新ビットをオンにする。比較器１５
の両入力が一致しない時、または一致しても有効ビット
がオフの時には、キャッシュ制御部１１はアドレスタグ
１８１をディレクトリメモリ１２に、又、データ１９１
をデータ格納メモリ１４に書き込むと同時に有効ビット
メモリ１３内の有効ビットと更新ビットをオンにする。
と同じくセットアドレス１８２とタグアドレス１８１に
分けられ、ディレクトリメモリ１２からセットアドレス
１８２で読み出されたアドレス情報１２１とタグアドレ
ス１８１とが比較される。両者が一致した場合に一致信
号１５１が比較器１５からキャッシュ制御部１１に供給
される。これによってキャッシュ制御部１１はデータ１
９１をデータ格納メモリ１４に書き込むと同時に、有効
ビットメモリ内の更新ビットをオンにする。比較器１５
の両入力が一致しない時、または一致しても有効ビット
がオフの時には、キャッシュ制御部１１はアドレスタグ
１８１をディレクトリメモリ１２に、又、データ１９１
をデータ格納メモリ１４に書き込むと同時に有効ビット
メモリ１３内の有効ビットと更新ビットをオンにする。
【００１０】次に、プロセッサバス３０からカウンタ起
動コマンドを受け取ると、キャッシュ制御部１１はプロ
セッサバスからのアクセスの合間を見てカウンタ１６を
更新し、カウンタ出力１６１を用いて有効ビットメモリ
１３をアクセスする。有効ビットと更新ビットがオンの
時には、ディレクトリメモリよりアドレス１２１を読み
出しカウント値１６１と合成してアドレスを作り、又デ
ータ格納メモリ１４よりデータ１４１を読み出してバス
インタフェース２０を起動してメモリに書く。同時に有
効ビットメモリ１３内の更新ビットをオフにする。
動コマンドを受け取ると、キャッシュ制御部１１はプロ
セッサバスからのアクセスの合間を見てカウンタ１６を
更新し、カウンタ出力１６１を用いて有効ビットメモリ
１３をアクセスする。有効ビットと更新ビットがオンの
時には、ディレクトリメモリよりアドレス１２１を読み
出しカウント値１６１と合成してアドレスを作り、又デ
ータ格納メモリ１４よりデータ１４１を読み出してバス
インタフェース２０を起動してメモリに書く。同時に有
効ビットメモリ１３内の更新ビットをオフにする。
【００１１】
【発明の効果】以上説明したように、本発明はコピーバ
ック方式のキャッシュメモリにおいて、プロセッサより
の起動命令でカウントを開始するカウンタと、カウンタ
の出力でもってキャッシュ内の更新データの主記憶への
書き込みを行う手段を持ち、プログラムの切替え時など
にキャッシュ内の更新データを迅速に主記憶へ書き込め
るようにする事によりプログラムの切替え時のデータの
保全性を確保する。
ック方式のキャッシュメモリにおいて、プロセッサより
の起動命令でカウントを開始するカウンタと、カウンタ
の出力でもってキャッシュ内の更新データの主記憶への
書き込みを行う手段を持ち、プログラムの切替え時など
にキャッシュ内の更新データを迅速に主記憶へ書き込め
るようにする事によりプログラムの切替え時のデータの
保全性を確保する。
【図１】本発明の一実施例によるキャッシュメモリ装置
の構成を示すブロック図である。
の構成を示すブロック図である。
１１ キャッシュメモリ制御部
１２ ディレクトリメモリ
１３ 有効ビットメモリ
１４ データ格納メモリ
１５ 比較器
１６ カウンタ
１７ アドレス生成手段
２０ メモリバスインタフェース２１ プ
ロセッサバスインタフェース３０ プロセッサバ
ス ４０ メモリバス
ロセッサバスインタフェース３０ プロセッサバ
ス ４０ メモリバス
Claims (1)
- 【請求項１】 コピーバック方式のキャッシュメモリ
を伴った情報処理装置において、プロセッサよりの起動
命令でカウントを開始するカウンタと、前記カウンタの
ディレクトリメモリを順次スキャンしデータの更新ビッ
トがセットされている時はディレクトリメモリ内のアド
レス情報とカウンタとを組み合せてアドレスを生成する
アドレス生成手段と前記更新ビットに対応するデータを
データメモリより読み出して前記アドレスと共に主記憶
へ書き出すと同時に前記更新ビットをリセットして成る
ことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075482A JPH04310151A (ja) | 1991-04-09 | 1991-04-09 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075482A JPH04310151A (ja) | 1991-04-09 | 1991-04-09 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04310151A true JPH04310151A (ja) | 1992-11-02 |
Family
ID=13577556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3075482A Pending JPH04310151A (ja) | 1991-04-09 | 1991-04-09 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04310151A (ja) |
-
1991
- 1991-04-09 JP JP3075482A patent/JPH04310151A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010724 |