JPH03114267A

JPH03114267A - 半導体装置およびその製造方法

Info

Publication number: JPH03114267A
Application number: JP1250478A
Authority: JP
Inventors: Tokuo Watanabe; 篤雄渡辺; Kazue Sato; 和重佐藤; Takahiro Nagano; 隆洋長野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-09-28
Filing date: 1989-09-28
Publication date: 1991-05-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は半導体装置及びその製造方法に係り、特に、高
集積化、高性能化に好適な半導体装置及びその製造方法
に関するものである。

（従来の技術）大規模な半導体集積回路装置において集積度を向上させ
るためには、複数の絶縁ゲート型電界効果トランジスタ
（以下、ＭＩＳトランジスタあるいはＭＯＳ）ランジス
タと略する）の、互いに導電型の異なる拡散層（ソース
／ドレイン領域）同士を接続配線によって接続したり、
さらには、該接続配線を第３のＭＯＳトランジスタのゲ
ート領域まで延長し、ゲート電極として機能させる技術
が必要である。

従来、拡散層と接続配線とを接続する方法としては、半
導体基板の全面に被着された酸化膜を接続部のみ除去し
、該拡散層に電極を埋込みコンタクト法によって接続し
、このようにして形成された電極同士を、さらに他の配
線材料によって相互接続する方法が知られていた。

ところが、電極を介して接続する方法では、接続部分の
面積を小さくすることが困難であり、高°集積化や高性
能化を達成することができない。そこで、近年では拡散
層と配線とを直接接続する技術が開発されている。

この種の装置に関しては、例えば１９８４年に開催され
た米国学会、インターナショナル・エレクトロン・デバ
イス・ミーティング（１９８４）　。

テクニカル・ダイジェスト、第６７頁から第７０頁（Ｉ
　ＥＤＭ８４、Ｔｅｃｈ、Ｄｉｇ、。

ＰＰ６７−７０）において論じられている。第５図に、
この従来技術の断面図を示す。

同図において、Ｎ型のシリコン基板５０の表面にはＮウ
ェル５５およびＰウェル５６が形成されている。該Ｎウ
ェル５５の表面には、Ｐ　拡散層５３をソース／ドレイ
ン領域とするＰ型ＭＯｓＦＥＴ（以下、単にＰＭＯＳ）
５１が形成され、Ｐウェル５６の表面には、Ｎ　拡散層
５４をソース／ドレイン領域とするＮ型ＭＯＳＦＥＴ　
（以下、単にＮＭＯ８）５２が形成されている。

ソース／ドレイン領域５３．５４は電極６０によって互
いに接続され、該ソース／ドレイン領域５３．５４と電
極６０とは、接続孔を介さずに直接接続されている。

また、このように互いに導電型の異なる拡散層を多結晶
シリコン（ポリシリコン）Ｔ４極によって接続する場合
に、ポリシリコン電極を一方の導電型のみで形成すると
、いずれかの拡散層との接続部においてＰＮ接合が形成
されてしまい、その部分が非オーミツクとなってしまう
。

そこで、電極６０は、同図に示すように　ｐ＋型のソー
ス／ドレイン領域５３と接続される部分はＰ＋型ポリシ
リコン５７とし、Ｎ　型のソース／ドレイン領域５４と
接続される部分はＮ＋型ポリシリコン５９とし、その表
面にシリサイド層５８を形成する構造、となっている。

これによってＰ＋ポリシリコン５７とＮ　ポリシリコン
５９とはオーミックに接続される。

なお、第３図に示すように、ＭＯＳトランジスタを６つ
組み合せて構成される６ＭＯ３型メモリセルでは、メモ
リセルを構成するＭＯＳトランジスタのソース／ドレイ
ン領域を相互に接続する電極配線が、その他のＭＯＳ）
ランジスタのゲート電極としても機能するように構成さ
れているが、このような場合でも、従来技術においては
、接続されるソース／ドレイン領域の導電型が変わるご
とに電極配線の導電型を変えていた。

一方、その他の従来技術としては、特開昭６２−２５７
７４９号公報に記載されるように、半導体基板上に複数
のＭＯＳトランジスタを形成した後、各トランジスタの
ソース／ドレイン領域、およびポリシリコンから成るゲ
ート電極表面をそれぞれ露出させ、全面にチタン（Ｔｉ
）を被着し、窒素雰囲気中で熱処理することによってＳ
ｉが露出している部分に窒化チタン（Ｔ　ｉ　Ｎ）と珪
化チタン（ＴｉＳｉ２）を、酸化膜上には窒化チタンを
自己整合的に形成した後、該窒化チタンを所望する形状
にパターニングしてソース／ドレイン領域とゲート電極
の各表面上で相互接続する方法が提案されている。

（発明が解決しようとする課題）上記第５図に示した従来技術では、第１層目電極を構成
するシリサイド層５８中の不純物拡散が極めて速いため
に、Ｐ＋ポリシリコン５７中の不純物元素とＮ＋ポリシ
リコン５９中の不純物元素とがシリサイド層５８を介し
て低温でも容易に相互拡散し、拡散層と接するポリシリ
コンの導電型が変ってポリシリコン電極と拡散層との間
にＰＮ接合が形成されてしまう点について配慮されてい
なかった。

このＰＮ接合が形成されると、非オーミツク接続となり
、ＣＭＯＳ動作、あるいは５ＭＯ８型メモリセルの動作
に対して重大な悪影響を及ぼすことになり、さらに上記
技術では拡散が熱処理温度に敏感なため、ポリシリコン
電極中のＰＮ接合特性にばらつきが生じやく、これによ
って素子特性や回路特性に劣化やばらつきが生ずるとい
う問題があった。

また、相互拡散によって電極内の不純物濃度が変わると
ＭＯＳトランジスタのしきい値電圧が変動してしまい、
その結果、素子特性や回路特性に劣化やばらつきが生ず
るという問題があった。

さらに、この従来技術では、ポリシリコン電極を２種類
の導電型のポリシリコンで形成する必要があるため、工
程が著しく増加し、異種導電型の電極を加工する際のエ
ツチング速度の差異によってエッチ残りが生じやすい等
の問題もあった。

一方、特開昭６２−２５７７４９号公報に記載された前
記従来技術では、導電型の異なる拡散層同士を接続する
配線と、該配線と電気的に接続され、他のＭＯＳトラン
ジスタのゲート電極となる配線とを別々に形成するため
、大幅な工程増加を余儀なくされてしまうという問題が
あった。

本発明の目的は、上記した問題点を解決し、基板内に形
成された互いに導電型の異なる拡散層を、安定した状態
で相互接続させることが可能なコンタクト構造を有する
半導体装置を提供することにある。

（課題を解決するための手段）上記した問題点を解決するために、本発明は以下のよう
な手段を具備した点に特徴がある。

（１）半導体基体の表面に形成された絶縁膜と、前記絶
縁膜の表面に形成された多結晶シリコンと、半導体基体
の主表面の拡散層が露出するように、前記絶縁膜および
多結晶シリコンに形成された開口部と、前記開口部の内
表面および前記多結晶シリコンの表面に形成され、前記
拡散層と接続されたシリサイド層とを具備した。

（２）半導体基体の主表面に形成された異種導電型の拡
散層を相互接続してなる半導体装置において、半導体基
体の表面に形成された絶縁膜と、前記絶縁膜の表面に形
成された一方導電型多結晶シリコンと、少なくとも他方
導電型拡散層が露出するように、前記絶縁膜および一方
導電型多結晶シリコンに形成された第１の開口部と、前
記第１の開口部の内表面および前記一方導電型多結晶シ
リコンの表面に形成され、前記露出した拡散層と接続さ
れるシリサイド層とを具備した。

（３）予定の位置に一方導電型拡散層および他方導電型
拡散層が形成された半導体基体の主表面に絶縁膜を形成
する工程と、前記絶縁膜の表面に一方導電型多結晶シリ
コンを形成する工程と、一方および他方導電型拡散層の
うち、少なくとも他方導電型拡散層が露出するように、
前記絶縁膜および一方導電型多結晶シリコンに第１の開
口部を形成する工程と、前記第１の開口部の内表面およ
び前記多結晶シリコンの表面にシリサイド層を形成し、
これを前記露出した拡散層とオーミック接続する工程と
、前記シリサイド層および多結晶シリコンをエツチング
して、予定の配線を形成する工程とを具備した。

（４）さらに、前記シリサイド層と、多結晶シリコンの
上面ならびに第１の開口部の側部および底部との間にバ
リアメタルを形成するようにした。

（作用）上記した（１）の構成によれば、拡散層と多結晶シリコ
ンとが接触しないので、拡散層と多結晶シリコンとの導
電型が異なってもＰＮ接合が形成されるようなことがな
い。

上記した（２）の構成によれば、互いに導電型が異なる
拡散層同士を同一の配線材料で接続することができるよ
うになる。

上記した（３）の構成によれば、前記（２）の構成の半
導体装置を、簡単に形成することができるようになる。

上記した（４）の構成によれば、拡散層とシリサイド層
との間に形成されたバリアメタルによって、拡散層の不
純物がシリサイド層を介して多結晶シリコン内に拡散す
ることが防げる。

（実施例）以下、本発明の実施例を図面を用いて詳細に説明する。

第１図は本発明の第１実施例であるＣＭＯ８型メモ型上
モリセル方法を示した部分断面図である。

同図において、初めにシリコン基板ｌの主表面にＮウェ
ル３およびＰウェル２を形成した後、該ウェル３とＰウ
ェル２とをアイソレーションするためのフィールド酸化
膜４を形成し、さらに、所定領域にイオン打ち込みによ
って高濃度Ｐ（Ｐ）層３０およびＮ　層２０を形成する
。

次いで、ゲート絶縁膜５を形成した後に、全面に厚さ１
０００人のポリシリコン膜をＣＶＤ法によって被着し、
該ポリシリコン膜にボロン（Ｂ）をイオン打ち込みして
、これをＰ　ポリシリコン膜６とする（同図（ａ））。

次に、該Ｐ　ポリシリコン膜６のうち、Ｐ＋層３０、Ｎ
　層２０の上部をホトリソグラフィ技術とドライエツチ
ング技術によって直径０，５μｍ程度開口し、さらに、
その下方にあるゲート酸化膜５をフッ酸水溶液でエツチ
ング除去して接続孔７を形成する（同図（ｂ））。

次に、全面にタングステンシリサイド（Ｗ　Ｓ　ｌ　２　）膜８を、スパッタリングによって
１０００人の厚みで被着する。このとき、接続孔７の部
分ではＰ　層３０およびＮ　層２０に前記ＷＳ　ｉ２膜
８が直接オーミック接続されることになる（同図（Ｃ）
）。

次に、四塩化炭素（ＣＣＩ４）　　を主成分としたエツ
チングガスを用いた異方性の高いドライエツチングによ
ってＰ　ポリシリコン膜６およびＷ　Ｓ　ｌ　２膜８を
所望する形状に加工することによって接続配線９ｂおよ
びゲート電極９ａが完成する。

さらに、Ｎウェル３にはボロンを２０ｋｅＶ。

２Ｘ１０１５（至）−２イオン注入してＰ　ソース／ド
レイン領域３１を形成し、Ｐウェル２には、ヒ素（Ａｓ
）を５０ｋｅＶ、２　Ｘ　１０１５ａｍ−２イオン注入
してＮ　ソース／ドレイン領域２１を形成する、−以上
の工程によってＣＭＯＳメモリセルの主要工程は終了す
る（同図（ｄ））。

本実施例によれば、接続配線９ｂとして機能する部分の
Ｗ　Ｓ　ｌ　２膜８のみがソース／ドレイン領域２０１
３０と接続され、Ｐ　ポリシリコン膜６とソース／ドレ
イン領域２０．３０とは接続されないため、特に、Ｎ　
ソース／ドレイン領域２゜との接続部では、ＰＮ接合が
形成されず、接続配線９ｂと異種導電型のソース／ドレ
イン領域とをオーミックな状態で相互接続できるように
なる。

本実施例によれば、互いに導電型が異なる拡散層同士を
同一の配線材料で接続することができるようになるので
、製造工程が簡略化される。

第２図は、上記したような接続構造を適用した５ＭＯ３
型メモリセルの平面図、第３図はその等価回路図である
。

図において、６ＭＯ３型メモリセルは、良く知られてい
るように、負荷ＭＯＳ）ランジスタ（ｐＭＯ８）Ｐｉと
ドライバＭＯＳトランジスタ（ｎＭＯＳ）Ｎｌとによっ
て構成される第１のインバータ、負荷ＭＯＳ）ランジス
タ（ｐＭＯＳ）Ｐ２とドライバＭＯ３）ランジスタ（ｎ
　Ｍ　ＯＳ　）Ｎ２とによって構成される第２のインバ
ータ、およびトランスファＭＯ８）ランジスタ（ｎ　Ｍ
　ＯＳ　）Ｔ１、Ｔ２によって構成される。

トランジスタＰｉ、Ｐ２のソース／ドレイン領域の一方
は電源ＶＤＤに接続され、トランジスタＮｌ、Ｎ２のソ
ース・ドレイン領域の一方は電源ｖｓｓに接続されてい
る。

また、トランジスタＴ１、Ｔ２のゲート電極はワード線
ＷＬに接続され、ソース・ドレイン領域の一方は、それ
ぞれデータ線ＤＬ、ＤＬに接続されている。

第２図から明らかなように、本実施例によれば、互いに
導電型の異なる拡散層を接続する接続配線（図中、ハツ
チングで示した部分）が、他のトランジスタのゲート領
域まで延長され、ゲート電極としても機能していること
が分かる。

このように、ゲート電極と、該ゲート電極と導電型の異
なる拡散層とを、同一の配線材料を用いて接続するよう
にすれば、埋込みコンタクト用の電極が不要となり、さ
らには該電極同士を接続するための多層配線が不要とな
るので、半導体装置の高集積化、製造工程の簡略化が容
易に達成される。

第４図は、本発明の第２実施例であるＣＭＯＳ型メモリ
セルの製造方法を示した断面図であり、第１図と同一の
符号は同一または同等部分を表しているので、その詳細
説明は省略する。

本実施例では、同図（ａ）　、（ｂ）までの製造工程は
第１実施例と同じであるが、同図（Ｃ）に示したように
、接続孔７を開孔した後に、全面に窒化チタン（ＴｉＮ
）８０をスパッタリングによって１０００人の厚みで被
着し、更にその全面にタン゛ゲステンシリサイド（Ｗ　
Ｓ　Ｔ２　）膜８を、スパッタリングによって１５００
人の厚みで被着するようにした点に特徴がある。

本実施例によれば、ゲート電極９ａおよび接続配線９ｂ
は、Ｐ　ポリシリコンロ／ＴｉＮ８０／Ｗ　Ｓ　ｌ　２
８の３層構造となり、ＴｉＮ８０が拡散層２０，３０内
の不純物元素のＰ　ポリシリコンロへの拡散障壁材とし
て機能するため、Ｓｔ基板側のソース／ドレイン領域２
０，３０とゲート電極９のＰ　ポリシリコンロとの間で
ＷＳ　ｌ　２１０を介して起こる、ごく微量の相互拡散
をも防止することができるので、コンタクト特性がさら
に安定し、半導体集積回路装置の高信頼性が図れる。

第６図は、本発明の第３実施例であるＣＭＯ８型メモ型
上モリセル図であり、第１図または第２図と同一の符号
は同一または同等部分を表しているので、その詳細説明
は省略する。

本実施例では、Ｐ　ポリシリコンロと導電型が異なるＮ
　拡散層２０の領域のみ該拡散層２０とゲート電極９ａ
とが接続孔７を介してオーミック接続されるようにし、
導電型が同じであるＰ　拡散層３０の領域では、拡散層
３０とＰ　ポリシリコンロとが直接接続されるようにし
た点に特徴がある。

一般的に、拡散層とシリサイドとの接触部分では、半導
体同士の接続に比べて接触抵抗が高くなる傾向にあるが
、本実施例によれば、ポリシリコンロと拡散層との導電
型が同じ場合には、拡散層とＰ　ポリシリコンロとが直
接接続されるようにしたので、拡散層とシリサイドの接
触部分を最少限に押さえることができ、さらに特性の良
好な半導体装置を提供できるようになる。

なお、本実施例においても、前記第２実施例のように、
ポリシリコンロとシリサイド８との間にバリアメタルを
設ければ、コンタクト特性がさらに安定し、半導体装置
の高信頼性が図れる。

上記した各実施例では、いずれもゲート電極がＰ　ポリ
シリコンであるものとして説明したが、Ｎ　ポリシリコ
ンであっても同様の効果を達成することができる。

同様に、各実施例ではシリサイド層としてＷ　Ｓ　ｌ　
２を用いるものとして説明したが、本発明はこれのみに
限定されるものではなく、たとえばモリブデン、チタン
、タンタル等の高融点金属を主成分とするシリサイド層
であっても良い。

また、上記した各実施例では、本発明をＣＭＯ８構造の
メモリセルに適用して説明したが、他の−膜内なＣＭＯ
８装置、バイポーラ装置、あるいは両者を組み合わせた
ＢｉＣＭＯ８装置にも適用できる。

（発明の効果）以上の説明から明らかなように、本発明によれば、以下
のような効果が達成される。

（１）互いに導電型が異なる拡散層同士を同一の配線材
料で接続することができるようになるので、製造工程が
簡略化される。

（２）ゲート電極と、該ゲート電極と導電型の異なる拡
散層とを、同一の配線材料を用いて接続できるので、半
導体装置の高集積化、製造工程の簡略化が容易に達成さ
れる。

（３）拡散層とシリサイド層との間にバリアメタルを設
けることによって、拡散層の不純物がシリサイド層を介
して多結晶シリコン内に拡散することを防止できるので
、コンタクト特性がさらに安定し、半導体装置の高信頼
性が図れる。

（４）第６図に関して説明したように、接続配線と拡散
層との接続を、接続配線を構成するポリシリコンと異な
った導電型の拡散層との接続のみシリサイドによって行
い、同一導電型の拡散層との接続はポリシリコンによっ
て行うようにすれば、さらに特性の良好な半導体装置を
提供できるようになる。

【図面の簡単な説明】

第１図は本発明の第１実施例であるＣＭＯＳ型メモリセ
ルの製造方法を示した部分断面図、第２図は本発明を適
用した６Ｍ０Ｓ型メモリセルの平面図、第３図は６Ｍ０
Ｓ型メモリセルの等価回路図、第４図は本発明の第２実
施例であるＣＭＯＳ型メモリセルの製造方法を示した断
面図、第５図は従来技術の断面図、第６図は本発明のｆ
ｆ１３実施例であるＣＭＯＳ型メモリセルの断面図であ
る。１・・・シリコン基板、２−Ｐウェル、３・・・Ｎウェ
ル、４・・・フィールド酸化膜、５・・・ゲート絶縁膜
、６・・・ポリシリコン膜、７・・・接続孔、８・・・
シリサイド膜、９ａ・・・ゲート電極、９ｂ・・・接続
配線、２０・・・Ｎ　層、３０・・・Ｐ　層

Claims

【特許請求の範囲】

（１）半導体基体の主表面に形成された拡散層と、前記
半導体基体の表面に形成された絶縁膜と、前記絶縁膜の
表面に形成された多結晶シリコンと、前記拡散層が露出するように、前記絶縁膜および多結晶
シリコンを開口して形成された開口部と、前記開口部の
側部および底部、ならびに前記多結晶シリコンの表面に
形成され、該開口部の底部において前記露出した拡散層
と接続されたシリサイド層とを具備したことを特徴とす
る半導体装置。
（２）半導体基体の主表面に形成された異種導電型の拡
散層を相互接続してなる半導体装置において、前記半導
体基体の表面に形成された絶縁膜と、前記絶縁膜の表面
に形成された一方導電型多結晶シリコンと、一方および他方導電型拡散層のうち、少なくとも他方導
電型拡散層が露出するように、前記絶縁膜および一方導
電型多結晶シリコンに形成された第１の開口部と、前記第１の開口部の側部および底部、ならびに前記一方
導電型多結晶シリコンの表面に形成され、該第１の開口
部の底部において、前記露出した拡散層と接続されるシ
リサド層とを具備したことを特徴とする半導体装置。
（３）前記一方導電型拡散層は一方導電型ＭＩＳＦＥＴ
のソース・ドレイン領域であり、他方導電型拡散層は他
方導電型ＭＩＳＦＥＴのソース・ドレイン領域であるこ
とを特徴とする特許請求の範囲第２項記載の半導体装置
。
（４）少なくとも、一方導電型拡散層をソース・ドレイ
ン領域とする一方導電型ＭＩＳＦＥＴおよび他方導電型
拡散層をソース・ドレイン領域とする他方導電型ＭＩＳ
ＦＥＴとを有し、前記一方導電型拡散層と他方導電型拡
散層とを相互接続する接続配線が、第３のＭＩＳＦＥＴ
のゲート領域まで延長され、ゲート電極として機能する
半導体装置において、半導体基板の表面に形成された絶縁膜と、前記絶縁膜の表面に形成された一方導電型多結晶シリコ
ンと、一方および他方導電型拡散層のうち、少なくとも他方導
電型拡散層が露出するように、前記絶縁膜および一方導
電型多結晶シリコンに形成された第１の開口部と、前記第１の開口部の側部および底部、ならびに前記一方
導電型多結晶シリコンの表面に形成され、該第１の開口
部の底部において、前記露出した拡散層と接続されるシ
リサド層とを具備したことを特徴とする半導体装置。
（５）前記第１の開口部が形成されない領域おいて、前
記一方導電型拡散層が露出するように前記絶縁膜に形成
された第２の開口部をさらに具備し、該第２の開口部の
底部において、一方導電型拡散層と一方導電型多結晶シ
リコンとが接続されたことを特徴とする特許請求の範囲
第２項ないし第４項のいずれかに記載の半導体装置。
（６）前記シリサイド層と、多結晶シリコンの上面なら
びに第１の開口部の側部および底部との間には、バリア
メタルが形成されていることを特徴とする特許請求の範
囲第１項ないし第５項のいずれかに記載の半導体装置。
（７）少なくとも、一方導電型拡散層をソース・ドレイ
ン領域とする一方導電型ＭＩＳＦＥＴおよび他方導電型
拡散層をソース・ドレイン領域とする他方導電型ＭＩＳ
ＦＥＴとを有し、前記一方導電型拡散層と他方導電型拡
散層とを相互接続する接続配線が、第３のＭＩＳＦＥＴ
のゲート領域まで延長され、ゲート電極として機能する
半導体装置において、前記接続配線は、多結晶シリコンと、その上に形成され
たシリサイド層とによって構成され、該接続配線と一方
および他方導電型拡散層のうち、少なくとも他方導電型
拡散層との接続は、多結晶シリコンの開口部を介して前
記シリサイド層と他方導電型拡散層とを接続することに
よって行われることを特徴とする半導体装置。
（８）前記シリサイド層は、Ｔｉ、Ｔａ、Ｗ、Ｍｏのい
ずれか１つとシリコンとの合金であることを特徴とする
特許請求の範囲第１項ないし第７項のいずれかに記載の
半導体装置。
（９）予定の位置に拡散層が形成された半導体基体の主
表面に絶縁膜を形成する工程と、前記絶縁膜の表面に不純物濃度の高い多結晶シリコンを
形成する工程と、前記絶縁膜および多結晶シリコンに第１の開口部を形成
し、該第１の開口部において前記拡散層を露出させる工
程と、前記第１の開口部の側部および底部、ならびに前記多結
晶シリコンの表面にシリサイド層を形成する工程と、前記シリサイド層および多結晶シリコンをエッチングし
て、予定の配線を形成する工程とを有することを特徴と
する半導体装置の製造方法。
（１０）予定の位置に一方導電型拡散層および他方導電
型拡散層が形成された半導体基体の主表面に絶縁膜を形
成する工程と、前記絶縁膜の表面に一方導電型多結晶シリコンを形成す
る工程と、一方および他方導電型拡散層のうち、少なくとも他方導
電型拡散層が露出するように、前記絶縁膜および一方導
電型多結晶シリコンに第１の開口部を形成する工程と、前記第１の開口部の側部および底部、ならびに前記多結
晶シリコンの表面にシリサイド層を形成し、これを前記
露出した拡散層とオーミック接続する工程と、前記シリサイド層および多結晶シリコンをエッチングし
て、予定の配線を形成する工程とを有することを特徴と
する半導体装置の製造方法。
（１１）絶縁膜を形成する工程に引き続き、前記第１の
開口部が形成されない領域の一方導電型拡散層が露出す
るように、前記絶縁膜に第２の開口部を形成する工程を
さらに有し、その後、該第２の開口部の底部において一
方導電型拡散層と一方導電型多結晶シリコンとを接続す
ることを特徴とする特許請求の範囲第１０項記載の半導
体装置の製造方法。
（１２）第１の開口部を形成する工程に引き続き、前記
多結晶シリコンの表面および第１の開口部の内表面にバ
リアメタルを形成し、前記第１の開口部の底部において
バリアメタルと拡散層とをオーミック接続する工程をさ
らに有し、該バリアメタルは、その後、前記シリサイド
層および多結晶シリコンと一緒にエッチングすることを
特徴とする特許請求の範囲第９項ないし第１１項のいず
れかに記載の半導体装置の製造方法。