JPH03154377A - 多結晶シリコン・ダイオード負荷を持つ小型スタティックｒａｍ - Google Patents
多結晶シリコン・ダイオード負荷を持つ小型スタティックｒａｍInfo
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- JPH03154377A JPH03154377A JP2290953A JP29095390A JPH03154377A JP H03154377 A JPH03154377 A JP H03154377A JP 2290953 A JP2290953 A JP 2290953A JP 29095390 A JP29095390 A JP 29095390A JP H03154377 A JPH03154377 A JP H03154377A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B10/00—Static random access memory [SRAM] devices
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は一般的に半導体素子とその製造に関する。更に
詳しくは、負荷部品として多結晶シリコン・ダイオード
を用いた小型セルを有するスタティックＲＡＭと、その
スタティックＲＡＭの製造方法に関する。
詳しくは、負荷部品として多結晶シリコン・ダイオード
を用いた小型セルを有するスタティックＲＡＭと、その
スタティックＲＡＭの製造方法に関する。
（従来の技術および解決すべき課題）
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ
）のメモリ・サイズ、すなわち記憶することのできる情
報のビット数が増加するに従って、そのメモリ内の各記
憶場所すなわちセルのサイズを小さくし、各記憶素子に
よって消費される電力を小さくすることが必要となる。
）のメモリ・サイズ、すなわち記憶することのできる情
報のビット数が増加するに従って、そのメモリ内の各記
憶場所すなわちセルのサイズを小さくし、各記憶素子に
よって消費される電力を小さくすることが必要となる。
負荷部品としてダイオードを用いることは、記憶素子に
よる消費電力を小さくするための一方法として認められ
ている。ダイオード負荷はまた、その他の負荷部品より
も使用するスペースが小さい。ただし、従来のダイオー
ドを用いてもメモリ・サイズを充分小さくするには至ら
なかった。従って、低電力で、従来のセルよりも少ない
スペースしか使用しないスタティックＲＡＭに対する必
要性が生まれた。
よる消費電力を小さくするための一方法として認められ
ている。ダイオード負荷はまた、その他の負荷部品より
も使用するスペースが小さい。ただし、従来のダイオー
ドを用いてもメモリ・サイズを充分小さくするには至ら
なかった。従って、低電力で、従来のセルよりも少ない
スペースしか使用しないスタティックＲＡＭに対する必
要性が生まれた。
（発明の概要）
本発明に従って、メモリ・セル内の交差結合した素子の
ゲート電極上方に、多結晶シリコン・ダイオード負荷を
配置した構造が設けられる。本発明の１つの実施例によ
れば、スタティックＲＡＭセルは第１および第２の交差
結合したＭＯＳトランジスタを含み、それぞれのトラン
ジスタはゲート電極、ドレインおよびソースを有してい
る。導電性拡散バリア層が、各ゲート電極の上に重なり
、反対導電型にドーピングされた２つの多結晶シリコン
層がバリア層の上に重ねて形成される。前記の２個のト
ランジスタのうち第１トランジスタ上の導電性拡散バリ
ア層は、第２トランジスタのドレインに結合されており
、第２トランジスタ上の導電性拡散バリア層は第１トラ
ンジスタのドレインに結合されている。
ゲート電極上方に、多結晶シリコン・ダイオード負荷を
配置した構造が設けられる。本発明の１つの実施例によ
れば、スタティックＲＡＭセルは第１および第２の交差
結合したＭＯＳトランジスタを含み、それぞれのトラン
ジスタはゲート電極、ドレインおよびソースを有してい
る。導電性拡散バリア層が、各ゲート電極の上に重なり
、反対導電型にドーピングされた２つの多結晶シリコン
層がバリア層の上に重ねて形成される。前記の２個のト
ランジスタのうち第１トランジスタ上の導電性拡散バリ
ア層は、第２トランジスタのドレインに結合されており
、第２トランジスタ上の導電性拡散バリア層は第１トラ
ンジスタのドレインに結合されている。
（実施例）
本発明を適用しうる、ダイオード負荷を用いたスタティ
ックＲＡＭセル１０の回路図を第１図に示す。メモリ・
セル１０には、２個の交差結合されたＭＯＳトランジス
タ１２および１４が含まれる。トランジスタ１２のゲー
ト電極は、ノード１６においてトランジスタ１４のドレ
インに結合されている。同様に、トランジスタ１４のゲ
ート電極はノード１８においてトランジスタ１２のドレ
インに結合されている。ダイオード負荷２０はトランジ
スタ１２と直列であり、ダイオード負荷２２はトランジ
スタ１４と直列である。ダイオード２０および２２はま
た、電位源、ここではＶＤＤとして表されている電位源
に結合されている。トランジスタ１２および１４のソー
スは、ここでは接地として示されている第２電位源に結
合されている。ノード１Ｂはトランジスタ２４を通じて
ビット・ライン（８Ｌ）に結合されている。
ックＲＡＭセル１０の回路図を第１図に示す。メモリ・
セル１０には、２個の交差結合されたＭＯＳトランジス
タ１２および１４が含まれる。トランジスタ１２のゲー
ト電極は、ノード１６においてトランジスタ１４のドレ
インに結合されている。同様に、トランジスタ１４のゲ
ート電極はノード１８においてトランジスタ１２のドレ
インに結合されている。ダイオード負荷２０はトランジ
スタ１２と直列であり、ダイオード負荷２２はトランジ
スタ１４と直列である。ダイオード２０および２２はま
た、電位源、ここではＶＤＤとして表されている電位源
に結合されている。トランジスタ１２および１４のソー
スは、ここでは接地として示されている第２電位源に結
合されている。ノード１Ｂはトランジスタ２４を通じて
ビット・ライン（８Ｌ）に結合されている。
ノード１６は、トランジスタ２４を通じて反対型ビット
・ライン（ＢＬ）に結合されている。トランジスタ２４
と２６のそれぞれは、ワード・ライン（ＷＬ＞によって
アドレスされる。
・ライン（ＢＬ）に結合されている。トランジスタ２４
と２６のそれぞれは、ワード・ライン（ＷＬ＞によって
アドレスされる。
トランジスタ１２および１４とダイオード２０および２
２は、本発明の実施例に基づき、第２図に概略的に示す
ように実現される。第２図は、素子の断面図を示す。素
子は、Ｐ型シリコン基板のような半導体基板２Ｂ内に実
現される。図に示す構造には、ゲート絶縁体３０が、基
板２８の表面に形成され、ゲート電極３２が絶縁体上に
重なっている。ドレイン領域３４とソース領域３６が、
ゲート電極３２と整列して、基板２８内に形成される。
２は、本発明の実施例に基づき、第２図に概略的に示す
ように実現される。第２図は、素子の断面図を示す。素
子は、Ｐ型シリコン基板のような半導体基板２Ｂ内に実
現される。図に示す構造には、ゲート絶縁体３０が、基
板２８の表面に形成され、ゲート電極３２が絶縁体上に
重なっている。ドレイン領域３４とソース領域３６が、
ゲート電極３２と整列して、基板２８内に形成される。
これらの部品が共に、トランジスタ１２を構成している
。同様にゲート絶縁体３８と、その上のゲート電Ｖｉ４
０が、ドレイン領域４２およびソース領域４４と共に、
トランジスタ１４を構成している。トランジスタ］２の
上のゲート電極３２の上には、導電性の拡散バリア層４
６と、反対導電型にドーピングされた２ｇの多結晶シリ
コン層がある。反対導電型にドーピングされた多結晶シ
リコン層４８および５０は、その間に整流接合５１を有
しており、ダイオード２２を形成している。同様に、導
電性拡散バリア層５２がトランジスタ１４のゲート電極
４０上に重なっている。
。同様にゲート絶縁体３８と、その上のゲート電Ｖｉ４
０が、ドレイン領域４２およびソース領域４４と共に、
トランジスタ１４を構成している。トランジスタ］２の
上のゲート電極３２の上には、導電性の拡散バリア層４
６と、反対導電型にドーピングされた２ｇの多結晶シリ
コン層がある。反対導電型にドーピングされた多結晶シ
リコン層４８および５０は、その間に整流接合５１を有
しており、ダイオード２２を形成している。同様に、導
電性拡散バリア層５２がトランジスタ１４のゲート電極
４０上に重なっている。
バリア層５２の上には、反対導電型にドーピングされた
多結晶シリコン層５４および５６があり、その間に整流
接合５７を有している。反対導電型にドーピングされた
多結晶シリコン層５４および５６はダイオード２０を形
成している。概略図に示されるように、ノード１６にお
いて導電性拡散バリア層４６とトランジスタ１４のドレ
イン領域４２とを結合する手段が設けられている。同様
に、ノード１８において導電性拡散バリア層５２とトラ
ンジスタ１２のドレイン３４とを結合する手段６０が設
けられている。更に概略図に示されるように、手段６２
および６３が設けられ、トランジスタ１２および１４を
接地などの１つの電位源にそれぞれ結合し、手段６４お
よび６５が設けられて、ダイオード２２および２０をＶ
ＤＤなどの電位源にそれぞれ結合させている。
多結晶シリコン層５４および５６があり、その間に整流
接合５７を有している。反対導電型にドーピングされた
多結晶シリコン層５４および５６はダイオード２０を形
成している。概略図に示されるように、ノード１６にお
いて導電性拡散バリア層４６とトランジスタ１４のドレ
イン領域４２とを結合する手段が設けられている。同様
に、ノード１８において導電性拡散バリア層５２とトラ
ンジスタ１２のドレイン３４とを結合する手段６０が設
けられている。更に概略図に示されるように、手段６２
および６３が設けられ、トランジスタ１２および１４を
接地などの１つの電位源にそれぞれ結合し、手段６４お
よび６５が設けられて、ダイオード２２および２０をＶ
ＤＤなどの電位源にそれぞれ結合させている。
第３図の概略図は、第２図のトランジスタボ２みよび１
４とダイオード２０および２２とを相互接続する１方法
を平面図で示している。相互接続５８および６０は、図
に示されるように、ダイオード２２の一端をドレイン領
域４２に結合させ、ダイオード２０の一端をドレイン領
域３４にそれぞれ結合させている。
４とダイオード２０および２２とを相互接続する１方法
を平面図で示している。相互接続５８および６０は、図
に示されるように、ダイオード２２の一端をドレイン領
域４２に結合させ、ダイオード２０の一端をドレイン領
域３４にそれぞれ結合させている。
第４図ないし第７図の概略図は、本発明によるトランジ
スタと負荷ダイオード構造の製造に用いる工程を断面図
で示したものである。このトランジスタとダイオードは
、たとえば、第２図に示されるトランジスタ１２および
ダイオード２２に対応する。第４図に示すように、本構
造には、半導体基板２８が含まれており、この基板は、
表面で、厚い酸化物６８または他の既知の絶縁手段によ
り絶縁されている。ゲート絶縁体７０は、基板２８の表
面上に形成され、パターン化されて、基板２８の部分を
露出させている絶縁体を貞通する間口部７２を設けてい
る。厚いフィールド酸化物６８、ゲート絶縁体７０およ
び開口部７２が従来の方法により形成される。本発明の
開示に関係のない他の工程も、基板２８上で実施される
。
スタと負荷ダイオード構造の製造に用いる工程を断面図
で示したものである。このトランジスタとダイオードは
、たとえば、第２図に示されるトランジスタ１２および
ダイオード２２に対応する。第４図に示すように、本構
造には、半導体基板２８が含まれており、この基板は、
表面で、厚い酸化物６８または他の既知の絶縁手段によ
り絶縁されている。ゲート絶縁体７０は、基板２８の表
面上に形成され、パターン化されて、基板２８の部分を
露出させている絶縁体を貞通する間口部７２を設けてい
る。厚いフィールド酸化物６８、ゲート絶縁体７０およ
び開口部７２が従来の方法により形成される。本発明の
開示に関係のない他の工程も、基板２８上で実施される
。
第５図に示されるように、本発明によって、工程が引続
き行われ、Ｎ型にドーピングされた多結晶シリコン７４
層、導電性拡散バリア層７６、Ｐ型にドーピングされた
多結晶シリコン７８層およびＮ型にドーピングされた多
結晶シリコン８０層の付着が順に行われる。層７４は、
メモリ・アレイ内にＮチャンネル・トランジスタのゲー
ト電極を形成する。多結晶シリコン層７８および８０は
、ダイオード負荷を形成する。層７６は、ゲート電極と
ダイオードとの間に電気接続をもたらすが、多結晶シリ
コン層・７４と７８との間のドーピング剤不純物の拡散
を防ぐ。拡散バリア層７６は、多結晶シリコンに対して
高いエツチング選択性、低いシート抵抗を有する金属成
分である必要があり、ホウ素、ヒ素、リンなどのドーピ
ング剤不純物に対する良好な拡散バリア層となる。窒化
チタンは拡散バリア層７６としては好適な材料であるが
、タングステンやケイ化金属などの他の材料を用いるこ
ともできる。多結晶シリコン層７４は、Ｎ型不純物によ
り厚くドーピングされ、開口部７２を通じて基板２８と
接触している。層７４は、約３５０ナノメータの厚みを
持っている。層７８および８０は、５０ないし１００ナ
ノメータの厚みを有することが好ましい。各多結晶シリ
コン層は、付着中にドーピングされることが好ましい。
き行われ、Ｎ型にドーピングされた多結晶シリコン７４
層、導電性拡散バリア層７６、Ｐ型にドーピングされた
多結晶シリコン７８層およびＮ型にドーピングされた多
結晶シリコン８０層の付着が順に行われる。層７４は、
メモリ・アレイ内にＮチャンネル・トランジスタのゲー
ト電極を形成する。多結晶シリコン層７８および８０は
、ダイオード負荷を形成する。層７６は、ゲート電極と
ダイオードとの間に電気接続をもたらすが、多結晶シリ
コン層・７４と７８との間のドーピング剤不純物の拡散
を防ぐ。拡散バリア層７６は、多結晶シリコンに対して
高いエツチング選択性、低いシート抵抗を有する金属成
分である必要があり、ホウ素、ヒ素、リンなどのドーピ
ング剤不純物に対する良好な拡散バリア層となる。窒化
チタンは拡散バリア層７６としては好適な材料であるが
、タングステンやケイ化金属などの他の材料を用いるこ
ともできる。多結晶シリコン層７４は、Ｎ型不純物によ
り厚くドーピングされ、開口部７２を通じて基板２８と
接触している。層７４は、約３５０ナノメータの厚みを
持っている。層７８および８０は、５０ないし１００ナ
ノメータの厚みを有することが好ましい。各多結晶シリ
コン層は、付着中にドーピングされることが好ましい。
窒化チタンをバリア層７６に用いる場合は、窒化チタン
を化学蒸着により付着するか、チタン層として付着して
、次に窒素や、アンモニアなどの窒素を含有する雰囲気
中で加熱する。窒素を含有する雰囲気中で加熱すること
により、チタン金属と多結晶シリコン層７４との間の界
面において、ケイ化チタンが形成される。引き続き加熱
することにより、残りのチタンを窒化チタンに転化させ
る。チタン層は、層７８および８０の付着に先立ち、窒
化される。
を化学蒸着により付着するか、チタン層として付着して
、次に窒素や、アンモニアなどの窒素を含有する雰囲気
中で加熱する。窒素を含有する雰囲気中で加熱すること
により、チタン金属と多結晶シリコン層７４との間の界
面において、ケイ化チタンが形成される。引き続き加熱
することにより、残りのチタンを窒化チタンに転化させ
る。チタン層は、層７８および８０の付着に先立ち、窒
化される。
３層の多結晶シリコン層と導電性拡散バリア層を含む積
み重ね構造は、第６図に示されるように選択的にパター
ン化される。選択的なパターン化は、従来の描画法によ
り実施される。
み重ね構造は、第６図に示されるように選択的にパター
ン化される。選択的なパターン化は、従来の描画法によ
り実施される。
第７図に示すように、追加の描画マスキングのステップ
を用いて、上部の多結晶シリコン層７８および８０は再
びパターン化され、ゲート電極上に位置する部分を除き
、これらの層は除去される。
を用いて、上部の多結晶シリコン層７８および８０は再
びパターン化され、ゲート電極上に位置する部分を除き
、これらの層は除去される。
上部の多結晶シリコンが除去された多結晶シリコン層７
４のこれらの部分と拡散バリア層７６−−それぞれ９４
．９６とする−−により、図示された素子と、メモリ・
セル内の他の素子との間の相互接続がもたらされる。処
理は、更に従来の方法により続き、ソースとドレインが
形成され、第２図に示す素子構造が得られる。追加の従
来のステップが更に用いられ、メタライゼーションヤパ
ツシベーションなどのステップを含む素子が完成する。
４のこれらの部分と拡散バリア層７６−−それぞれ９４
．９６とする−−により、図示された素子と、メモリ・
セル内の他の素子との間の相互接続がもたらされる。処
理は、更に従来の方法により続き、ソースとドレインが
形成され、第２図に示す素子構造が得られる。追加の従
来のステップが更に用いられ、メタライゼーションヤパ
ツシベーションなどのステップを含む素子が完成する。
第８図は、本発明の他の実施例による素子構造１１０の
主要な要素の断面を示す。素子構造１１０には、半導体
基板２８．ゲート絶縁体１３０、ドレイン領域１３４お
よびソース領域１３６が含まれる。更に、この素子構造
にはＰ型多結晶シリコン層１３８とＮ型にドーピングさ
れた多結晶シリコン層１４０により形成される複合ゲー
ト電極およびダイオード負荷が含まれる。構造１１０は
、第１図に示されるようなダイオード２２およびトラン
ジスタ１２を生じさせる。すなわち、シリコン層１３８
が、トランジスタ１２のゲート電極およびダイオード２
２の陽極の両機能を果す。多結晶シリコン層１４０との
接点１４２により、ダイオードをＶＤＤのような電位源
に結合させる手段が設けられる。ソース領域１３６への
接点１４４により、トランジスタ１２のソースを接地の
ような第２電位源に結合させる手段が設けられる。接点
１４６はトランジスタ１２のドレイン１３４をトランジ
スタ１２と交差結合された追加のトランジスタのゲート
電極に結合させ、スタティックＲＡＭ記憶素子を形成す
る。接点１４８は、トランジスタ１２のゲートを、交差
結合されたトランジスタのドレインに結合させる手段を
設ける。トランジスタのゲート電極を形成する多結晶シ
リコン層１３８が、従来のＮ型でなくＰ型にドーピング
されているために、イオンがトランジスタのチャンネル
領域に注入され、トランジスタの閾値電圧を調整する。
主要な要素の断面を示す。素子構造１１０には、半導体
基板２８．ゲート絶縁体１３０、ドレイン領域１３４お
よびソース領域１３６が含まれる。更に、この素子構造
にはＰ型多結晶シリコン層１３８とＮ型にドーピングさ
れた多結晶シリコン層１４０により形成される複合ゲー
ト電極およびダイオード負荷が含まれる。構造１１０は
、第１図に示されるようなダイオード２２およびトラン
ジスタ１２を生じさせる。すなわち、シリコン層１３８
が、トランジスタ１２のゲート電極およびダイオード２
２の陽極の両機能を果す。多結晶シリコン層１４０との
接点１４２により、ダイオードをＶＤＤのような電位源
に結合させる手段が設けられる。ソース領域１３６への
接点１４４により、トランジスタ１２のソースを接地の
ような第２電位源に結合させる手段が設けられる。接点
１４６はトランジスタ１２のドレイン１３４をトランジ
スタ１２と交差結合された追加のトランジスタのゲート
電極に結合させ、スタティックＲＡＭ記憶素子を形成す
る。接点１４８は、トランジスタ１２のゲートを、交差
結合されたトランジスタのドレインに結合させる手段を
設ける。トランジスタのゲート電極を形成する多結晶シ
リコン層１３８が、従来のＮ型でなくＰ型にドーピング
されているために、イオンがトランジスタのチャンネル
領域に注入され、トランジスタの閾値電圧を調整する。
基板２Ｂ内でソース領域とドレイン領域との間に位置す
る、注入されたチャンネル領域は領域１５０として示さ
れる。
る、注入されたチャンネル領域は領域１５０として示さ
れる。
以上のように、本発明によって、上記に、Ｊべた利点を
充分に満たす改良されたスタティックＲＡＭと、それを
製造する方法が提供されたことは明らかである。本発明
は、特定の実施例を参照して解説され、図示されたが、
本発明はこれらの図示された実施例に制限されるもので
はない。当業者は、本発明の精神から離れることなく、
変更および改良が可能であることが理解できるであろう
。
充分に満たす改良されたスタティックＲＡＭと、それを
製造する方法が提供されたことは明らかである。本発明
は、特定の実施例を参照して解説され、図示されたが、
本発明はこれらの図示された実施例に制限されるもので
はない。当業者は、本発明の精神から離れることなく、
変更および改良が可能であることが理解できるであろう
。
実施例ではＮ型チャンネル・トランジスタの製造のみを
開示しているが、もちろん本発明はＰ型チャンネル・ト
ランジスタにも同様に適用することができる。また、図
示された素子は０ＭＯ３素子構造の一部としても製造す
ることが可能であり、Ｐチャンネル・トランジスタを組
み込むために必要な追加のステップは従来のものであり
、上記の工程に組み込むことができる。従って、本発明
には、特許請求の範囲に入るこのような変更および改良
の全てを含むものである。
開示しているが、もちろん本発明はＰ型チャンネル・ト
ランジスタにも同様に適用することができる。また、図
示された素子は０ＭＯ３素子構造の一部としても製造す
ることが可能であり、Ｐチャンネル・トランジスタを組
み込むために必要な追加のステップは従来のものであり
、上記の工程に組み込むことができる。従って、本発明
には、特許請求の範囲に入るこのような変更および改良
の全てを含むものである。
第１図は、本発明を適用しうるダイオード負荷を有する
スタティックＲＡＭセルの概略図である。 第２図は、第１図のメモリ・セルの２個の交差結合した
トランジスタおよび２個のダイオード負荷の断面の概略
図である。 第３図は、第２図の構造をレイアウトする平面図の一例
である。 第４図ないし第７図は、本発明を実行する一実施例の製
造過程の断面図である。 第８図は、本発明の他の実施例による素子構造の断面図
である。 主要符号の説明 １２．１４ 、、、 トランジスタ、１６．１８
、、、 ノード、 ２０．２２．、、 ダイオード、 ２Ｂ、、、 半導体基板、 ３０．３８ ３２．４０ ３４．４２ ３６．４４ ４６．５２ ４８．５０゜ ン層、 １ ５７、、。 ６０．６２゜ 段。 １１． 整流接合、 整流バリア、 ６３．６４，６５ 、、、 結合手ゲート絶縁体、 ゲート電極、 ドレイン領域、 ソース領域、 拡散バリア層、 ５６、、、 多結晶シリコ １０−＼ ＦＩｏ、１
スタティックＲＡＭセルの概略図である。 第２図は、第１図のメモリ・セルの２個の交差結合した
トランジスタおよび２個のダイオード負荷の断面の概略
図である。 第３図は、第２図の構造をレイアウトする平面図の一例
である。 第４図ないし第７図は、本発明を実行する一実施例の製
造過程の断面図である。 第８図は、本発明の他の実施例による素子構造の断面図
である。 主要符号の説明 １２．１４ 、、、 トランジスタ、１６．１８
、、、 ノード、 ２０．２２．、、 ダイオード、 ２Ｂ、、、 半導体基板、 ３０．３８ ３２．４０ ３４．４２ ３６．４４ ４６．５２ ４８．５０゜ ン層、 １ ５７、、。 ６０．６２゜ 段。 １１． 整流接合、 整流バリア、 ６３．６４，６５ 、、、 結合手ゲート絶縁体、 ゲート電極、 ドレイン領域、 ソース領域、 拡散バリア層、 ５６、、、 多結晶シリコ １０−＼ ＦＩｏ、１
Claims (4)
- （１）第１および第２の交差結合されたトランジスタと
、一体型の各ダイオード負荷とを有するスタティックＲ
ＡＭセルであって： 前記第１および第２トランジスタを表面に形成した第１
導電型の半導体基板であつて、前記第１および第２トラ
ンジスタがそれぞれ、当該基板内に互いに離れて形成さ
れチャンネル領域により分離された第２導電型のソース
およびドレイン領域と、前記チャンネル領域の上にある
ゲート絶縁体と、該ゲート絶縁体の上にある第２導電型
のシリコン・ゲート電極とを有するところの、半導体基
板； 前記シリコン・ゲート電極のそれぞれの上にある第１お
よび第２導電性拡散バリア； 第１および第２ダイオード構造であつてそれぞれ、前記
導電性拡散バリアのそれぞれの上にある第１導電型の第
１シリコン層と第２導電型の第２シリコン層とによって
構成され、これらのシリコン層間に整流接合を有するダ
イオード構造；前記第１トランジスタの前記ゲート電極
上の前記第１導電性拡散バリアを前記第２トランジスタ
の前記ドレイン領域に結合させる手段；および前記第２
トランジスタの前記ゲート電極上の前記第２導電性拡散
バリアを前記第１トランジスタの前記ドレイン領域に結
合させる手段； によって構成されることを特徴とするスタティックＲＡ
Ｍセル。 - （２）スタティックＲＡＭセルであつて： ソースおよびドレイン領域とゲート電極とを有する第１
トランジスタ； ソースおよびドレイン領域とゲート電極とを有する第２
トランジスタ； 前記第１トランジスタの前記ゲート電極上に配された第
１多結晶シリコンダイオード； 前記第２トランジスタの前記ゲート電極上に配された第
２多結晶シリコンダイオード； 前記第１ダイオードを前記第２トランジスタの前記ドレ
イン領域に結合する手段；および 前記第２ダイオードを前記第１トランジスタの前記ドレ
イン領域に結合する手段； によつて構成されることを特徴とするスタティックＲＡ
Ｍセル。 - （３）スタティックＲＡＭセルであつて； ソースおよびドレイン領域と第１シリコン・ゲート電極
とを有する第１トランジスタ； ソースおよびドレイン領域と第２シリコン・ゲート電極
とを有する第２トランジスタ； 前記第１シリコン・ゲート電極上にあり、それと共にダ
イオードを形成する第１シリコン電極；前記第２シリコ
ン・ゲート電極上にあり、それと共にダイオードを形成
する第２シリコン電極；前記第１ゲート電極と、前記第
２トランジスタの前記ドレイン領域とを結合する手段；
および前記第２ゲート電極と、前記第１トランジスタの
前記ドレイン領域とを結合する手段； によつて構成されることを特徴とするスタティックＲＡ
Ｍセル。 - （４）スタティックＲＡＭセルを製造する方法であって
： 第１導電型のシリコン基板であって、その表面に形成さ
れたゲート絶縁体を有するシリコン基板を設ける段階； 前記ゲート絶縁体上に、第２導電型の多結晶シリコンか
らなる第１層と、導電性拡散バリア材料からなる第２層
と、第２導電型の多結晶シリコンからなる第３層とを含
む積み重ねた構造を付着する段階； 前記の積み重ね構造をパターン化して、前記ゲート絶縁
体上にゲート電極を、該ゲート電極上にダイオードを形
成する段階；および 前記の積み重ね構造を更にパターン化して、他のゲート
電極に結合した相互接続の導電性パターンを形成する段
階； によつて構成されることを特徴とする、スタティックＲ
ＡＭセルを製造する方法。
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|---|---|---|---|
| US07/428,570 US5021849A (en) | 1989-10-30 | 1989-10-30 | Compact SRAM cell with polycrystalline silicon diode load |
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|---|---|
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