JPH0311454A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH0311454A JPH0311454A JP1147465A JP14746589A JPH0311454A JP H0311454 A JPH0311454 A JP H0311454A JP 1147465 A JP1147465 A JP 1147465A JP 14746589 A JP14746589 A JP 14746589A JP H0311454 A JPH0311454 A JP H0311454A
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- JP
- Japan
- Prior art keywords
- memory
- cpu
- cache
- shared
- local memory
- Prior art date
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- Pending
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- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、幾つかのＣＰＵが共にアクセス可能な共有メ
モリを用いたマルチプロセッサシステムにおける分散処
理アーキテクチャに関する。
モリを用いたマルチプロセッサシステムにおける分散処
理アーキテクチャに関する。
〈従来の技術〉
従来、共有メモリを利用したマルチプロセッサシステム
においては、第４図及び第５図のような形態が多く採ら
れていた。
においては、第４図及び第５図のような形態が多く採ら
れていた。
第４図の構成では、１つのモジュール内シてＣＰＵＩ、
モジュール内のＣＰＵに固有なローカルメモリＬＭ２．
及びＣＰＵのアクセスした状態によってバスの制御を行
うバスコントローラＢＣ３を備えており、これらのモジ
ュールの幾つかを共 共通バスを通して傅育メモリ４に接続していた。
モジュール内のＣＰＵに固有なローカルメモリＬＭ２．
及びＣＰＵのアクセスした状態によってバスの制御を行
うバスコントローラＢＣ３を備えており、これらのモジ
ュールの幾つかを共 共通バスを通して傅育メモリ４に接続していた。
バスコントローラＢＣ８１ｄ：ＣＰＵＩからのアクセス
がローカルメモリＬＭ２に対するものであればローカル
メモリＬＭ２とＣＰＵ １を接続し、ＣＰＵ１からロー
カルメモリＬＭ２に対するアクセスが可能な様にする。
がローカルメモリＬＭ２に対するものであればローカル
メモリＬＭ２とＣＰＵ １を接続し、ＣＰＵ１からロー
カルメモリＬＭ２に対するアクセスが可能な様にする。
また、ＣＰＵＩからのアクセスがその他のもの（この場
合共有メモｌＪ４．Ｉ１０インタフェース回路６）に対
するものであればセス可能な様にする。共通バスアービ
ター５は、幾つかのＣＰＵから共通バス利用要求があっ
たものの内どのＣＰＵに対して要求を許可するかを決定
し、要求が採用されなかったＣＰＵに対してウェイト状
態にする信号を与えるものである。Ｉ１０インタフェー
ス回路６に周辺機器（ＣＲＴ、プリンタ等）とのインタ
フェース分行う回路である。
合共有メモｌＪ４．Ｉ１０インタフェース回路６）に対
するものであればセス可能な様にする。共通バスアービ
ター５は、幾つかのＣＰＵから共通バス利用要求があっ
たものの内どのＣＰＵに対して要求を許可するかを決定
し、要求が採用されなかったＣＰＵに対してウェイト状
態にする信号を与えるものである。Ｉ１０インタフェー
ス回路６に周辺機器（ＣＲＴ、プリンタ等）とのインタ
フェース分行う回路である。
第５図の構成は、１つのモジュール、！：してＣＰＵ１
、及び共有メモリ４のデータ内容の一部のコピーを保持
し高速アクセスが可能な共有メモリ用のキャッシュメモ
リＣＭ ＣＭ ８、そして該共有メモリ閂 用のキャッシュメモリＣＭＣ勅８を制御する共有メモリ
用のキャッシュコントローラＣＭＣＣ７’ｒもＣ＋これ
らのモジュールの幾つかが共通バスを通して共有メモリ
４に接続された形態である。この方式では、各モジュー
ル内で共有メモリ用のキャッシュコントローラＣＭＣＣ
７がＣＰＵＩのアクセスしているアドレス等の状態から
そのアドレスのデータを共有メモリ用のキャッシュメモ
リＣＭ ＣＭ８が保持しているかどうか等を判断しバス
の制御を行う。
、及び共有メモリ４のデータ内容の一部のコピーを保持
し高速アクセスが可能な共有メモリ用のキャッシュメモ
リＣＭ ＣＭ ８、そして該共有メモリ閂 用のキャッシュメモリＣＭＣ勅８を制御する共有メモリ
用のキャッシュコントローラＣＭＣＣ７’ｒもＣ＋これ
らのモジュールの幾つかが共通バスを通して共有メモリ
４に接続された形態である。この方式では、各モジュー
ル内で共有メモリ用のキャッシュコントローラＣＭＣＣ
７がＣＰＵＩのアクセスしているアドレス等の状態から
そのアドレスのデータを共有メモリ用のキャッシュメモ
リＣＭ ＣＭ８が保持しているかどうか等を判断しバス
の制御を行う。
ここで、この共有メモリ用キャＪシュコントローラＣＭ
ＣＣ７の動作を第６図のフローチャートに従ってもう
少し説明する。ＣＰＵＩからアクセス要求があり、且つ
共有メモリ４へのアクセス要求であった場合、ステシブ
Ｓ３に進み、アクセスされたデータがキャリシュメモ！
ＪＣＭＣＭ８内にあるか否かを判断して以下のような処
理を行う。
ＣＣ７の動作を第６図のフローチャートに従ってもう
少し説明する。ＣＰＵＩからアクセス要求があり、且つ
共有メモリ４へのアクセス要求であった場合、ステシブ
Ｓ３に進み、アクセスされたデータがキャリシュメモ！
ＪＣＭＣＭ８内にあるか否かを判断して以下のような処
理を行う。
（１）ＣＰＵＩからのアクセスされた内容がキャッシュ
メモ！ｊ ＣＭ ＣＭ ８内に存在する場合で、且つ共
有メモリ４へのｒｅａｄ要求であったとき；ステップＳ
５においてＣＰＵＩからキャッシュメモリＣＭＣＭ８に
対してアクセス可能とし、ＣＰＵＩがキャシュメモリＣ
ＭＣＭ８からデータを読み出せる様にする。（そのため
、高速にアクセスできる）尚、このとき、ＣＰＵＩと共
通バスは切り離されている。
メモ！ｊ ＣＭ ＣＭ ８内に存在する場合で、且つ共
有メモリ４へのｒｅａｄ要求であったとき；ステップＳ
５においてＣＰＵＩからキャッシュメモリＣＭＣＭ８に
対してアクセス可能とし、ＣＰＵＩがキャシュメモリＣ
ＭＣＭ８からデータを読み出せる様にする。（そのため
、高速にアクセスできる）尚、このとき、ＣＰＵＩと共
通バスは切り離されている。
（２）ＣＰＵＩからのアクセスされた内容がキャッシュ
メモＩＪ ＣＭ ＣＭ ａ内に存在する場合で、且つ共
有メモリ４へのｗｒｉｔｅ要求があったとき：ステップ
Ｓ６においてＣＰＵＩから共通バスを通して共有メモリ
４にアクセス可能な状態にする。さらに、キャッシュメ
モリＣＭＣＭ８の該当するアドレスのデータを書き換エ
ル。
メモＩＪ ＣＭ ＣＭ ａ内に存在する場合で、且つ共
有メモリ４へのｗｒｉｔｅ要求があったとき：ステップ
Ｓ６においてＣＰＵＩから共通バスを通して共有メモリ
４にアクセス可能な状態にする。さらに、キャッシュメ
モリＣＭＣＭ８の該当するアドレスのデータを書き換エ
ル。
（３）ＣＰＵＩからのアクセスされた内容がキャッシュ
メモＩＪ ＣＭ ＣＭ ８内に存在しない場合で、且つ
共有メモリ４へのｒｅａｄ要求であったとき二連 ステップＳ８においてＣＰＵ １から共有バスを通して
共有メモリ４へのアクセスに可能とする。
メモＩＪ ＣＭ ＣＭ ８内に存在しない場合で、且つ
共有メモリ４へのｒｅａｄ要求であったとき二連 ステップＳ８においてＣＰＵ １から共有バスを通して
共有メモリ４へのアクセスに可能とする。
さらに、キャッシュメモリＣＭＣＭ８へ共有メモリ４か
らｒｅａｄ ｌ、できたデータを書き込む。
らｒｅａｄ ｌ、できたデータを書き込む。
（このとき、代わりに最近一番使用しなかったデータを
取り出してしまう等の処理も行う。）（４）ＣＰＵＩか
らのアクセスされた内容がキャッシュメモリＣＭＣＭＢ
内に存在しない場合で、且つ共有メモリ４へのｗｒｉｔ
ｅ要求であったとき： 盈 ステップＳ、においてＣＰＵ １から共有バスを通して
共有メモリ４へのアクセス全可能とする。
取り出してしまう等の処理も行う。）（４）ＣＰＵＩか
らのアクセスされた内容がキャッシュメモリＣＭＣＭＢ
内に存在しない場合で、且つ共有メモリ４へのｗｒｉｔ
ｅ要求であったとき： 盈 ステップＳ、においてＣＰＵ １から共有バスを通して
共有メモリ４へのアクセス全可能とする。
又、Ｃ，ＰＵｌからのアクセス要求がＩ１０インタフェ
ース回路６に対するものであった場合はステップＳ２か
らステップＳＩＯに進み、ＣＰＵ１から共有バスを通し
てＩ１０インタフェース回路６へのアクセスを可能とす
る。
ース回路６に対するものであった場合はステップＳ２か
らステップＳＩＯに進み、ＣＰＵ１から共有バスを通し
てＩ１０インタフェース回路６へのアクセスを可能とす
る。
サラに、キャッシュコントローラＣＭＣＣ７Ｈ共有メモ
リ４とキャッシュメモリＣＭＣＭ８との間でデータの一
致（同じアドレスで同じデータを持っている事）を保持
するために、共通バスの状態を常に監視しており、他の
ＣＰＵが自分の制御しているキャッシュメモリＣＭＣＭ
８が保持している共有メモリ４のデータを書き換えたか
どうかを判断している。もし、書き換えられたなら該当
するキャッシュメモリＣＭＣＭ８のデータを無効にする
等の処理を行う。
リ４とキャッシュメモリＣＭＣＭ８との間でデータの一
致（同じアドレスで同じデータを持っている事）を保持
するために、共通バスの状態を常に監視しており、他の
ＣＰＵが自分の制御しているキャッシュメモリＣＭＣＭ
８が保持している共有メモリ４のデータを書き換えたか
どうかを判断している。もし、書き換えられたなら該当
するキャッシュメモリＣＭＣＭ８のデータを無効にする
等の処理を行う。
〈発明が解決しようとする課題〉
しかしながら、従来の方式において第４図の方式の場合
は、あるＣＰＵが共有メモリをアクセスしている間は、
他のＣＰＵが共有メモリをアクセスしようとしてもウェ
イト状態となり、実際には共有メモリに高速にアクセス
できず、また第５図の方式の場合ｆｄｃＰＵ固有のメモ
リをもっていないため、たとえ共有メモリ用キャッシュ
メモリをもっていても共有メモリへのアクセス頻度が太
き、くなり処理能力の向上にはつながらないという欠点
があった。
は、あるＣＰＵが共有メモリをアクセスしている間は、
他のＣＰＵが共有メモリをアクセスしようとしてもウェ
イト状態となり、実際には共有メモリに高速にアクセス
できず、また第５図の方式の場合ｆｄｃＰＵ固有のメモ
リをもっていないため、たとえ共有メモリ用キャッシュ
メモリをもっていても共有メモリへのアクセス頻度が太
き、くなり処理能力の向上にはつながらないという欠点
があった。
く課題を解決するための手段〉
上記問題点に鑑み、本発明に。
複数のＣＰＵモジュールが共にアクセス可能な共有メモ
リに接続されたマルチプロセッサシステムにおいて。
リに接続されたマルチプロセッサシステムにおいて。
前記各ＣＰＵモジュールは、
ＣＰＵと、
前記共有メモリのデータの一部を保持する共有メモリ用
キャッシュメモリと。
キャッシュメモリと。
ｔｉＬ２ｃＰＵの前記共有メモリへのアクセス要求かを
決定し、且つ該共有メモリ用キャッシュメモリを制御す
る共有メモリ用キャッシュコントローラと。
決定し、且つ該共有メモリ用キャッシュメモリを制御す
る共有メモリ用キャッシュコントローラと。
前記ＣＰＵの固有データを保持するローカルメモリと。
該ローカルメモリのデータの一部を保持するローカルメ
モリ用キャッシュメモリと、 前記ＣＰＵの前記ローカルメモリへのアクセス要求に対
し、該ローカルメモリをアクセス可能とするか前記ロー
カルメモリ用キャッシュメモリをアクセス可能とするか
を決定し、且つローカルメモリ用キャッシュメモリを制
御するローカルメモリ用キャッシュコントローラと、 周辺機器とのインタフェースを行うインタフェース回路
と、 該インタフェース回路と前記ローカルメモリとの同でデ
ータ転送を制御するＤＭＡコントローラとから成るもの
である。
モリ用キャッシュメモリと、 前記ＣＰＵの前記ローカルメモリへのアクセス要求に対
し、該ローカルメモリをアクセス可能とするか前記ロー
カルメモリ用キャッシュメモリをアクセス可能とするか
を決定し、且つローカルメモリ用キャッシュメモリを制
御するローカルメモリ用キャッシュコントローラと、 周辺機器とのインタフェースを行うインタフェース回路
と、 該インタフェース回路と前記ローカルメモリとの同でデ
ータ転送を制御するＤＭＡコントローラとから成るもの
である。
〈作 用〉
各ＣＰＵモジュール内のＣＰＵの共有メモリへのアクセ
ス要求に対して共有メモリ用キャッシュコントローラは
前記アクセス要求内容に応じて共有メモリ、共有メモリ
用キャ°ツシュメモリのいづれかをアクセス可能とし、
且つ前記共有メモリ用キャッシュメモリの制御を行う。
ス要求に対して共有メモリ用キャッシュコントローラは
前記アクセス要求内容に応じて共有メモリ、共有メモリ
用キャ°ツシュメモリのいづれかをアクセス可能とし、
且つ前記共有メモリ用キャッシュメモリの制御を行う。
又、前記ＣＰＵのローカルメモリへのアクセス要求に対
してローカルメモリ用キャッシュコントローラは前記ア
クセス要求内容に応じてローカルメモリ、ローカルメモ
リ用キャッシュメモリのいづれかをアクセス可能とし、
且つ前記ローカルメモリ用キャッシュメモリの制御を行
う。
してローカルメモリ用キャッシュコントローラは前記ア
クセス要求内容に応じてローカルメモリ、ローカルメモ
リ用キャッシュメモリのいづれかをアクセス可能とし、
且つ前記ローカルメモリ用キャッシュメモリの制御を行
う。
〈実施例〉
以下１本発明の一実施例を図面を参照しながら詳細に説
明する。尚、本発明はこの実施例に限定されないことは
言うまでもない。
明する。尚、本発明はこの実施例に限定されないことは
言うまでもない。
第１図は１つのＣＰＵモジュールの構成のブロック図で
ある。又、第３図は該ＣＰＵモジュールを複数具備した
マルチプロセッサシステムの構成図である。
ある。又、第３図は該ＣＰＵモジュールを複数具備した
マルチプロセッサシステムの構成図である。
バスコントローラＢ（、ＩＨｃＰＵＩのアクセス状態に
よりＣＰＵ １をどちらのバス（バスＡ、バスＢ）に接
続するかを決定するものである。周辺Ｉ１０インタフェ
ース回路１２ばＣＰＵ固有ののやり取りを高速に行なう
ためのものである。共有メモリ用キャッシュメモリＣＭ
ＣＭ８ｆｌ共有メモリ４のデータの一部をコピーして保
持しているＩＪ ＣＭ ＣＭ ８の制御を行うものであ
る。この制御の方法は従来技術と同一であ−て、第６図
フローチャートに示しｎ同様に行われる。共通バス用ア
ービタ５は従来技術と同様にＣＰＵの共有メモリ４への
アクセスに対し、各ＣＰＵ間の調整を行うものであり、
Ｉ／Ｊインタフェース回路６は各ＣＰＵに共通の周辺機
器とのインタフェース全行う回路である。ローカルメモ
リＬ Ｍ ２ ｉｄこのモジュール内でのＣＰＵＩに固
有のメモリである。ローカルメモリ用キャッシュメモリ
Ｌ Ｍ ＣＭ ９ ＵローカルメモリＬＭ２のデータの
一部をコピーして格納していて高速にアクセス可能なメ
モリであり。
よりＣＰＵ １をどちらのバス（バスＡ、バスＢ）に接
続するかを決定するものである。周辺Ｉ１０インタフェ
ース回路１２ばＣＰＵ固有ののやり取りを高速に行なう
ためのものである。共有メモリ用キャッシュメモリＣＭ
ＣＭ８ｆｌ共有メモリ４のデータの一部をコピーして保
持しているＩＪ ＣＭ ＣＭ ８の制御を行うものであ
る。この制御の方法は従来技術と同一であ−て、第６図
フローチャートに示しｎ同様に行われる。共通バス用ア
ービタ５は従来技術と同様にＣＰＵの共有メモリ４への
アクセスに対し、各ＣＰＵ間の調整を行うものであり、
Ｉ／Ｊインタフェース回路６は各ＣＰＵに共通の周辺機
器とのインタフェース全行う回路である。ローカルメモ
リＬ Ｍ ２ ｉｄこのモジュール内でのＣＰＵＩに固
有のメモリである。ローカルメモリ用キャッシュメモリ
Ｌ Ｍ ＣＭ ９ ＵローカルメモリＬＭ２のデータの
一部をコピーして格納していて高速にアクセス可能なメ
モリであり。
ローカルメモリ用のキャッシュコンドローラム
ｇＭｃｃｉｏは上記のローカルメモリ用キャッシュメモ
リＬＭＣＭ９の制御を行うものである。
リＬＭＣＭ９の制御を行うものである。
ここでジローカルメモリ用キャッシュコントローラＬＭ
ＣＣＩＯの動作について第２図のフローチャートに従っ
て説明する。ＣＰＵＩからローカルメモＩＪ Ｌ Ｍ
２へのアクセス要求があった場合、その状態により次の
処理を行う。
ＣＣＩＯの動作について第２図のフローチャートに従っ
て説明する。ＣＰＵＩからローカルメモＩＪ Ｌ Ｍ
２へのアクセス要求があった場合、その状態により次の
処理を行う。
（１）ＣＰＵＩからのアクセスされた内容がローカルメ
モリ用キャッシュメモリＬＭＣＭＱ内に存在する場合で
、且つローカルメモＩＪ Ｌ Ｍ ２へのｒｅａｄ要求
であったときニ ステップｎ５においてＣＰＵＩからローカルメモリ用キ
ャッシュメモリーｉ２ＭｃＭ９に対してアクセス可能と
し、ＣＰＵＩがキャッシュメモ’ＪＬＭＣＭ９からデー
タを読み出せる様にする。
モリ用キャッシュメモリＬＭＣＭＱ内に存在する場合で
、且つローカルメモＩＪ Ｌ Ｍ ２へのｒｅａｄ要求
であったときニ ステップｎ５においてＣＰＵＩからローカルメモリ用キ
ャッシュメモリーｉ２ＭｃＭ９に対してアクセス可能と
し、ＣＰＵＩがキャッシュメモ’ＪＬＭＣＭ９からデー
タを読み出せる様にする。
（そのため、ＣＰＵ１高速にアクセスできる。）尚、こ
のとき、バスａとバスｃｎ切り離されている。
のとき、バスａとバスｃｎ切り離されている。
（２）ＣＰＵＩからのアクセスされた内容がローカルメ
モリ用キャッシュメモリＬＭＣＭＧ内に存在する場合で
、ローカルメモリＬ Ｍ ２へのｗｒ ｉ ｔ ｅ要求
であったとき： ステＪプｎ６においてバスａとバスＣを接続し、ＣＰＵ
１からバスａ及びバスＣを通して口と 一カルメモｌＪＬＭ２Ｊ！アクセス可能な状態にする。
モリ用キャッシュメモリＬＭＣＭＧ内に存在する場合で
、ローカルメモリＬ Ｍ ２へのｗｒ ｉ ｔ ｅ要求
であったとき： ステＪプｎ６においてバスａとバスＣを接続し、ＣＰＵ
１からバスａ及びバスＣを通して口と 一カルメモｌＪＬＭ２Ｊ！アクセス可能な状態にする。
さらに、キヤノンユメモリＬＭＣＭ９の該当するアドレ
スのデータを得き換える。
スのデータを得き換える。
（３） ＣＰＵ１からのアクセスされた内容がローカル
メモリ用キャッシュメモリＬＭＣＭ９内に存在しない場
合で、ローカルメモリＬＭ２へのｒｅａｄ要求であった
ときニ ステップｎａにおいてバスａとバスＣを接続し、ＣＰＵ
Ｉからバスａ及びバスＣを通してローカルメモリＬＭ２
へのアクセスを可能とする。
メモリ用キャッシュメモリＬＭＣＭ９内に存在しない場
合で、ローカルメモリＬＭ２へのｒｅａｄ要求であった
ときニ ステップｎａにおいてバスａとバスＣを接続し、ＣＰＵ
Ｉからバスａ及びバスＣを通してローカルメモリＬＭ２
へのアクセスを可能とする。
さらに、キャッシュメモリＬＭＣＭ９ヘローカルメモリ
ＬＭ２からｒｅａｄ Ｌできたデータを書き込む。（こ
のとき、代わりに最近一番使用しなかったデータを取り
出してしまう等の処理も行う。） （４）ＣＰＵＩからのアクセスされた内容がローカルメ
モリ用キャッシュメモリＬＭＣＭｅ内に存在しない場合
で、ローカルメモ’） Ｌ Ｍ ２へのｗｒｉｔｅ要求
であったときニ ステップｎ９においてバスａとバスｃｆ接続し、ＣＰＵ
Ｉからバスａ及びバスｃｆ通してローカルメモリＬＭ２
へのアクセスを可能とする。
ＬＭ２からｒｅａｄ Ｌできたデータを書き込む。（こ
のとき、代わりに最近一番使用しなかったデータを取り
出してしまう等の処理も行う。） （４）ＣＰＵＩからのアクセスされた内容がローカルメ
モリ用キャッシュメモリＬＭＣＭｅ内に存在しない場合
で、ローカルメモ’） Ｌ Ｍ ２へのｗｒｉｔｅ要求
であったときニ ステップｎ９においてバスａとバスｃｆ接続し、ＣＰＵ
Ｉからバスａ及びバスｃｆ通してローカルメモリＬＭ２
へのアクセスを可能とする。
またＣＰＵＩからのアクセス要求がＤＭＡＣ１１又はＩ
１０インタフェース回路１２であった場合、ステップｎ
ｌｏにおいてバスａとバスＣを接続し、ＣＰＵ１からバ
スａ及びバスＣを通してＤＭＡＣ１１またはＩ１０イン
タフェース回路１２へのアクセスを可能とする。
１０インタフェース回路１２であった場合、ステップｎ
ｌｏにおいてバスａとバスＣを接続し、ＣＰＵ１からバ
スａ及びバスＣを通してＤＭＡＣ１１またはＩ１０イン
タフェース回路１２へのアクセスを可能とする。
このよって、ローカルメモリ用キヤノンユコントローラ
ＬＭＣＣＩＯが上述したような動作を行うことにより、
ＣＰＵ１が上記の（１）の条件の処理を行っているとき
ばＣＰＵ １とＤＭＡＣ１１は並列動作が可能である。
ＬＭＣＣＩＯが上述したような動作を行うことにより、
ＣＰＵ１が上記の（１）の条件の処理を行っているとき
ばＣＰＵ １とＤＭＡＣ１１は並列動作が可能である。
又、ＣＰＵ １が共有メモリ４にアクセ・スしている場
合もＣＰＵ １とＤＭＡＣ１１は並列動作可能である。
合もＣＰＵ １とＤＭＡＣ１１は並列動作可能である。
さらに、ローカルメモリ用キャッシュコントローラＬＭ
ＣＣ１０Ｕロ一カルメモリＬＭ２とローカルメモリ用キ
ャノシュメモリＬ Ｍ ＣＭ ９との間でデータの一致
（同じアドレスで同じデータを持っている事）を保持す
るために、バスＣの状態を常に監視しており、ＤＭＡＣ
１１によるＩ１０インタフェース回路１２からローカル
メモリ２へのデータ転送に伴い自分の制御しているキセ
ノシュメモリＬＭＣＭ９が保持しているローカルメモリ
Ｌ Ｍ ２のデータが書き換えられたかどうかも判断し
ている。もし、書き換えられたなら該当するキセノシュ
メモリＬＭＣＭ９のデータを無効にする等の処理を行う
。
ＣＣ１０Ｕロ一カルメモリＬＭ２とローカルメモリ用キ
ャノシュメモリＬ Ｍ ＣＭ ９との間でデータの一致
（同じアドレスで同じデータを持っている事）を保持す
るために、バスＣの状態を常に監視しており、ＤＭＡＣ
１１によるＩ１０インタフェース回路１２からローカル
メモリ２へのデータ転送に伴い自分の制御しているキセ
ノシュメモリＬＭＣＭ９が保持しているローカルメモリ
Ｌ Ｍ ２のデータが書き換えられたかどうかも判断し
ている。もし、書き換えられたなら該当するキセノシュ
メモリＬＭＣＭ９のデータを無効にする等の処理を行う
。
以上、本発明においてに、ＣＰＵモジュールはＣＰＵを
含み、更にＣＰＵ固有のローカルメモリ、ローカルメモ
リ用キャッシュメモリ、ローカルメモリ用キャッシュコ
ントローラ、ＤＭＡＣ１周辺Ｉ１０インタフェース回路
、共有メモリ用キセノシュメモリ、共有メモリ用キャッ
シュメモリコントローラ等が上述のように構成されるた
め、ＣＰＵはメモリに対して高速にアクセスできると共
に、ＣＰＵモジュール内での並列動作が可能となり処理
効率の向上が図れる。さらに、第３図に示すよって上記
の様なモジュール幾つかを共通バス等を通して共有メモ
！ｊ４．ｃＰＵ共通の周辺Ｉ１０インタフェース回路６
等に接続することにより、より多くの並列動作全可能に
し、処理効率の大きな向上が図れる。
含み、更にＣＰＵ固有のローカルメモリ、ローカルメモ
リ用キャッシュメモリ、ローカルメモリ用キャッシュコ
ントローラ、ＤＭＡＣ１周辺Ｉ１０インタフェース回路
、共有メモリ用キセノシュメモリ、共有メモリ用キャッ
シュメモリコントローラ等が上述のように構成されるた
め、ＣＰＵはメモリに対して高速にアクセスできると共
に、ＣＰＵモジュール内での並列動作が可能となり処理
効率の向上が図れる。さらに、第３図に示すよって上記
の様なモジュール幾つかを共通バス等を通して共有メモ
！ｊ４．ｃＰＵ共通の周辺Ｉ１０インタフェース回路６
等に接続することにより、より多くの並列動作全可能に
し、処理効率の大きな向上が図れる。
〈発明の効果〉
以上より明らかなように１本発明の共有メモリ？用いた
マルチプロセッサシステムｉｄ、ｃＰＵ固有にローカル
メモリ、ローカルメモリ用キャッシュメモリ、ローカル
メモリ用キャッシュコントローラ、ＤＭＡＣ１周辺Ｉ１
０インタフェース回路、共有メモリ用キャッシュメモリ
、共有メモリ用キャッシュメモリコントローラ等を１つ
のモジュールとしてもち、これらのモジュールの幾つか
全共有メモリに接続した形態であり、ＣＰＵからメそれ
る。
マルチプロセッサシステムｉｄ、ｃＰＵ固有にローカル
メモリ、ローカルメモリ用キャッシュメモリ、ローカル
メモリ用キャッシュコントローラ、ＤＭＡＣ１周辺Ｉ１
０インタフェース回路、共有メモリ用キャッシュメモリ
、共有メモリ用キャッシュメモリコントローラ等を１つ
のモジュールとしてもち、これらのモジュールの幾つか
全共有メモリに接続した形態であり、ＣＰＵからメそれ
る。
第１図は本発明のＣＰＵモジュールの構成を示ｆブロッ
ク図、第２図は本発明のロー、ＩＩＪ ／ｌ／ メモＩ
Ｊ用キャッシュコントローラの動作ヲ示すフローチャー
ト、第３図は本発明のマルチプロセッサシステムの構成
を示すプロ’Ｊり図、第４図、第５図は従来のマルチプ
ロセッサシステムの構成’ｆｃ 示Ｔ ７”ロック図、
第６図は共有メモリ用キャッシュコントローラの動作を
示すフローチャートである。 １・・ＣＰＵ、２・・・ローカルメモリ、３・・パスコ
Ｕぐスヘ 有メモリ用キャッシュコントローラ、８・・・共有メモ
リ用キセノシュメモリ、９・・・ローカルメモリ用キャ
ッシュメモリ、１０・・ローカルメモリ用キヤノンユコ
ントローラ、１１・・・ＤＭＡコントローラ、１２・・
・周辺■１０インタフェース回路。
ク図、第２図は本発明のロー、ＩＩＪ ／ｌ／ メモＩ
Ｊ用キャッシュコントローラの動作ヲ示すフローチャー
ト、第３図は本発明のマルチプロセッサシステムの構成
を示すプロ’Ｊり図、第４図、第５図は従来のマルチプ
ロセッサシステムの構成’ｆｃ 示Ｔ ７”ロック図、
第６図は共有メモリ用キャッシュコントローラの動作を
示すフローチャートである。 １・・ＣＰＵ、２・・・ローカルメモリ、３・・パスコ
Ｕぐスヘ 有メモリ用キャッシュコントローラ、８・・・共有メモ
リ用キセノシュメモリ、９・・・ローカルメモリ用キャ
ッシュメモリ、１０・・ローカルメモリ用キヤノンユコ
ントローラ、１１・・・ＤＭＡコントローラ、１２・・
・周辺■１０インタフェース回路。
Claims (1)
- １．複数のＣＰＵモジュールが共にアクセス可能な共有
メモリに接続されたマルチプロセッサシステムにおいて
、 前記各ＣＰＵモジュールは、 ＣＰＵと、 前記共有メモリのデータの一部を保持する共有メモリ用
キャッシュメモリと、 前記ＣＰＵの前記共有メモリへのアクセス要求に対し、
該共有メモリをアクセス可能とするか前記共有メモリ用
キャッシュメモリをアクセス可能とするかを決定し、且
つ該共有メモリ用キャッシュメモリを制御する共有メモ
リ用キャッシュコントローラと、 前記ＣＰＵの固有データを保持するローカルメモリと、 該ローカルメモリのデータの一部を保持するローカルメ
モリ用キャッシュメモリと、 前記ＣＰＵの前記ローカルメモリへのアクセス要求に対
し、該ローカルメモリをアクセス可能とするか前記ロー
カルメモリ用キャッシュメモリをアクセス可能とするか
を決定し、且つローカルメモリ用キャッシュメモリを制
御するローカルメモリ用キャッシュコントローラと、周
辺機器とのインターフェースを行うインタフェース回路
と、 該インターフェース回路と前記ローカルメモリとの間で
データ転送を制御するＤＭＡコントローラと、 から成ることを特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1147465A JPH0311454A (ja) | 1989-06-08 | 1989-06-08 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1147465A JPH0311454A (ja) | 1989-06-08 | 1989-06-08 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0311454A true JPH0311454A (ja) | 1991-01-18 |
Family
ID=15430992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1147465A Pending JPH0311454A (ja) | 1989-06-08 | 1989-06-08 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0311454A (ja) |
-
1989
- 1989-06-08 JP JP1147465A patent/JPH0311454A/ja active Pending
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