JPH04313134A - コンピュータシステム - Google Patents
コンピュータシステムInfo
- Publication number
- JPH04313134A JPH04313134A JP281691A JP281691A JPH04313134A JP H04313134 A JPH04313134 A JP H04313134A JP 281691 A JP281691 A JP 281691A JP 281691 A JP281691 A JP 281691A JP H04313134 A JPH04313134 A JP H04313134A
- Authority
- JP
- Japan
- Prior art keywords
- data
- dma
- memory
- shared memory
- processor
- Prior art date
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- Withdrawn
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- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサシス
テムにおいて、各プロセッサ毎にキャッシュ・メモリが
設けられたコンピュータシステムに関する。
テムにおいて、各プロセッサ毎にキャッシュ・メモリが
設けられたコンピュータシステムに関する。
【０００２】
【従来の技術】従来、マルチプロセッサシステムでは、
各プロセッサが共通にメインメモリとして使用する共有
メモリが設けられている。各プロセッサは、それぞれキ
ャッシュ・メモリを備えており、共有メモリに格納され
たデータの一部をキャッシュ・メモリに格納する。これ
により、各プロセッサは、それぞれのデータ処理の内容
に応じて、使用頻度の高いデータを高速にアクセスする
ことができる。
各プロセッサが共通にメインメモリとして使用する共有
メモリが設けられている。各プロセッサは、それぞれキ
ャッシュ・メモリを備えており、共有メモリに格納され
たデータの一部をキャッシュ・メモリに格納する。これ
により、各プロセッサは、それぞれのデータ処理の内容
に応じて、使用頻度の高いデータを高速にアクセスする
ことができる。
【０００３】ここで、システムに接続された入出力装置
と共有メモリ間で、ＤＭＡ（ダイレクト・メモリ・アク
セス）方式によるデータ転送を行なう場合に、各プロセ
ッサは共有メモリに対するデータの書込み状況を監視す
る必要がある。これは、入出力装置から転送されたデー
タが共有メモリに書込まれた場合に、キャッシュ・メモ
リとの一致性を確保するためである。
と共有メモリ間で、ＤＭＡ（ダイレクト・メモリ・アク
セス）方式によるデータ転送を行なう場合に、各プロセ
ッサは共有メモリに対するデータの書込み状況を監視す
る必要がある。これは、入出力装置から転送されたデー
タが共有メモリに書込まれた場合に、キャッシュ・メモ
リとの一致性を確保するためである。
【０００４】各プロセッサは、データが書込まれた共有
メモリのアドレスと同一アドレスのキャッシュ・メモリ
のデータ（ヒットしたデータ）を無効にする。この後、
各プロセッサは必要に応じて、共有メモリの更新データ
をキャッシュ・メモリに格納する。
メモリのアドレスと同一アドレスのキャッシュ・メモリ
のデータ（ヒットしたデータ）を無効にする。この後、
各プロセッサは必要に応じて、共有メモリの更新データ
をキャッシュ・メモリに格納する。
【０００５】
【発明が解決しようとする課題】ＤＭＡ方式により入出
力装置から転送されたデータが共有メモリに書込まれた
場合に、各プロセッサは、ヒットしたキャッシュ・メモ
リのデータを無効にする必要がある。ところで、各プロ
セッサは、ＤＭＡ方式によるデータ転送が終了した後に
、共有バス（システムバス）の使用権を獲得してから、
共有メモリから書込みデータを読出すことになる。
力装置から転送されたデータが共有メモリに書込まれた
場合に、各プロセッサは、ヒットしたキャッシュ・メモ
リのデータを無効にする必要がある。ところで、各プロ
セッサは、ＤＭＡ方式によるデータ転送が終了した後に
、共有バス（システムバス）の使用権を獲得してから、
共有メモリから書込みデータを読出すことになる。
【０００６】このため、各プロセッサは、ＤＭＡ転送要
求を出力した後に、共有メモリに書込まれたデータをキ
ャッシュ・メモリに格納し、各種データ処理に使用する
までには、相当の時間を要することになる。このため、
各プロセッサは、入出力装置からのデータを実際に使用
するまでに多大な時間を要するため、データ処理効率の
低下を招く問題がある。
求を出力した後に、共有メモリに書込まれたデータをキ
ャッシュ・メモリに格納し、各種データ処理に使用する
までには、相当の時間を要することになる。このため、
各プロセッサは、入出力装置からのデータを実際に使用
するまでに多大な時間を要するため、データ処理効率の
低下を招く問題がある。
【０００７】本発明の目的は、マルチプロセッサシステ
ムにおいて、ＤＭＡ転送要求したデータが共有メモリに
書込まれた後に、プロセッサがそのデータを実際に使用
するまでの時間を短縮化し、結果的にデータ処理効率の
向上を図ることができるコンピュータシステムを提供す
ることにある。
ムにおいて、ＤＭＡ転送要求したデータが共有メモリに
書込まれた後に、プロセッサがそのデータを実際に使用
するまでの時間を短縮化し、結果的にデータ処理効率の
向上を図ることができるコンピュータシステムを提供す
ることにある。
【０００８】
【課題を解決するための手段】本発明は、各プロセッサ
ユニットがそれぞれプロセッサとキャッシュ・メモリを
有し、入出力手段と共有メモリ手段間のデータ転送を制
御するＤＭＡ制御手段を有するシステムである。各プロ
セッサユニットは、ＤＭＡ転送要求したデータが共有メ
モリに転送されたときに、キャッシュ・メモリに書込み
データと同一のデータを書込むキャッシュ・メモリ制御
手段を有する。
ユニットがそれぞれプロセッサとキャッシュ・メモリを
有し、入出力手段と共有メモリ手段間のデータ転送を制
御するＤＭＡ制御手段を有するシステムである。各プロ
セッサユニットは、ＤＭＡ転送要求したデータが共有メ
モリに転送されたときに、キャッシュ・メモリに書込み
データと同一のデータを書込むキャッシュ・メモリ制御
手段を有する。
【０００９】
【作用】本発明では、プロセッサからのＤＭＡ要求によ
り、ＤＭＡ制御手段が入出力手段から共有メモリ手段に
書込みデータの転送を実行する。このデータ転送実行時
に、ＤＭＡ要求をしたプロセッサは、転送された書込み
データと同一のデータをキャッシュ・メモリに書込む。 これにより、ＤＭＡ転送要求したデータが共有メモリに
書込まれた後に、プロセッサはキャッシュ・メモリをア
クセスして、直ちに使用することができる。
り、ＤＭＡ制御手段が入出力手段から共有メモリ手段に
書込みデータの転送を実行する。このデータ転送実行時
に、ＤＭＡ要求をしたプロセッサは、転送された書込み
データと同一のデータをキャッシュ・メモリに書込む。 これにより、ＤＭＡ転送要求したデータが共有メモリに
書込まれた後に、プロセッサはキャッシュ・メモリをア
クセスして、直ちに使用することができる。
【００１０】
【実施例】以下図面を参照して本発明の実施例を説明す
る。
る。
【００１１】図１は同実施例に係わるマルチプロセッサ
方式のシステムを示すブロック図である。本システムは
、複数のプロセッサユニット１ａ，１ｂ、共有メモリ３
、ＤＭＡ制御回路４及び入出力（Ｉ／Ｏ）装置５がそれ
ぞれ共通バス（データバス２ａ及びアドレスバス２ｂ）
を通じて接続されてなる。
方式のシステムを示すブロック図である。本システムは
、複数のプロセッサユニット１ａ，１ｂ、共有メモリ３
、ＤＭＡ制御回路４及び入出力（Ｉ／Ｏ）装置５がそれ
ぞれ共通バス（データバス２ａ及びアドレスバス２ｂ）
を通じて接続されてなる。
【００１２】各プロセッサユニット１ａ，１ｂは、プロ
セッサ（ＣＰＵ）１０ａ，１０ｂ、キャッシュ・メモリ
１１ａ，１１ｂ、キャッシュ制御回路１２ａ，１２ｂ、
データバッファ１３ａ，１３ｂおよびＤＭＡ要求レジス
タ１４ａ，１４ｂを有する。キャッシュ・メモリ１１ａ
，１１ｂは、メインメモリとして使用される共有メモリ
３において、ＣＰＵ１０ａ，１０ｂが必要とする同一デ
ータを格納する高速バッファメモリである。キャッシュ
制御回路１２ａ，１２ｂは、キャッシュ・メモリ１１ａ
，１１ｂのアクセス制御を行なう。
セッサ（ＣＰＵ）１０ａ，１０ｂ、キャッシュ・メモリ
１１ａ，１１ｂ、キャッシュ制御回路１２ａ，１２ｂ、
データバッファ１３ａ，１３ｂおよびＤＭＡ要求レジス
タ１４ａ，１４ｂを有する。キャッシュ・メモリ１１ａ
，１１ｂは、メインメモリとして使用される共有メモリ
３において、ＣＰＵ１０ａ，１０ｂが必要とする同一デ
ータを格納する高速バッファメモリである。キャッシュ
制御回路１２ａ，１２ｂは、キャッシュ・メモリ１１ａ
，１１ｂのアクセス制御を行なう。
【００１３】データバッファ１３ａ，１３ｂは、各ＣＰ
Ｕ１０ａ，１０ｂがデータバス２ａを通じて入出力する
データを一時的に格納するバッファメモリである。ＤＭ
Ａ要求レジスタ１４ａ，１４ｂは、各ＣＰＵ１０ａ，１
０ｂがＤＭＡ制御回路４をアクセスして、Ｉ／Ｏ装置５
と共有メモリ３間のデータ転送要求するためのＤＭＡ要
求番号（Ｉ／Ｏ装置５のＩ／Ｏ番号に相当する番号）を
格納するレジスタである。次に、同実施例の動作を説明
する。
Ｕ１０ａ，１０ｂがデータバス２ａを通じて入出力する
データを一時的に格納するバッファメモリである。ＤＭ
Ａ要求レジスタ１４ａ，１４ｂは、各ＣＰＵ１０ａ，１
０ｂがＤＭＡ制御回路４をアクセスして、Ｉ／Ｏ装置５
と共有メモリ３間のデータ転送要求するためのＤＭＡ要
求番号（Ｉ／Ｏ装置５のＩ／Ｏ番号に相当する番号）を
格納するレジスタである。次に、同実施例の動作を説明
する。
【００１４】ＣＰＵ１０ａが共有メモリ３をアクセスす
ると、キャッシュ制御回路１２ａはアクセス対象のアド
レスがヒットするか否かを判定し、ヒットしたデータを
キャッシュ・メモリ１１ａからアクセスする。ＣＰＵ１
０ａは、キャッシュ・メモリ１１ａから高速にアクセス
したデータを処理し、データバッファ１３ａに格納する
。データバッファ１３ａに格納されたデータは、データ
バス２ａを通じて例えば他のプロセッサユニット１ｂま
たはＩ／Ｏ装置５に転送される。このとき、データ転送
に伴うＣＰＵ１０ａからのアドレスは、アドレスバス２
ｂを通じて転送される。ＣＰＵ１０ｂが共有メモリ３を
アクセスした場合も、前記と同様の動作となる。
ると、キャッシュ制御回路１２ａはアクセス対象のアド
レスがヒットするか否かを判定し、ヒットしたデータを
キャッシュ・メモリ１１ａからアクセスする。ＣＰＵ１
０ａは、キャッシュ・メモリ１１ａから高速にアクセス
したデータを処理し、データバッファ１３ａに格納する
。データバッファ１３ａに格納されたデータは、データ
バス２ａを通じて例えば他のプロセッサユニット１ｂま
たはＩ／Ｏ装置５に転送される。このとき、データ転送
に伴うＣＰＵ１０ａからのアドレスは、アドレスバス２
ｂを通じて転送される。ＣＰＵ１０ｂが共有メモリ３を
アクセスした場合も、前記と同様の動作となる。
【００１５】ここで、例えばＣＰＵ１０ａがＩ／Ｏ装置
５からのデータの読込みが必要となり、ＤＭＡ制御回路
４に対してＤＭＡ要求を行なう（図２のステップＳ１）
。ＤＭＡ制御回路４は、他のＣＰＵ１０ｂと競合してい
るか否かを判定し、競合している場合には他のＣＰＵ１
０ｂのＤＭＡ要求が終了するまで待機状態となる（ステ
ップＳ２）。
５からのデータの読込みが必要となり、ＤＭＡ制御回路
４に対してＤＭＡ要求を行なう（図２のステップＳ１）
。ＤＭＡ制御回路４は、他のＣＰＵ１０ｂと競合してい
るか否かを判定し、競合している場合には他のＣＰＵ１
０ｂのＤＭＡ要求が終了するまで待機状態となる（ステ
ップＳ２）。
【００１６】競合が解除されると（ステップＳ２のＮＯ
）、ＣＰＵ１０ａはＤＭＡ要求レジスタ１４ａにＤＭＡ
要求番号をセットする（ステップＳ３）。ＤＭＡ制御回
路４は、要求されたＩ／Ｏ番号のＩ／Ｏ装置５と共有メ
モリ３間のデータ転送を実行する（ステップＳ４）。 即ち、Ｉ／Ｏ装置５から読出されたデータが、データバ
ス２ａを通じて共有メモリ３に転送されて、要求された
アドレスに書込まれる（ステップＳ５）。
）、ＣＰＵ１０ａはＤＭＡ要求レジスタ１４ａにＤＭＡ
要求番号をセットする（ステップＳ３）。ＤＭＡ制御回
路４は、要求されたＩ／Ｏ番号のＩ／Ｏ装置５と共有メ
モリ３間のデータ転送を実行する（ステップＳ４）。 即ち、Ｉ／Ｏ装置５から読出されたデータが、データバ
ス２ａを通じて共有メモリ３に転送されて、要求された
アドレスに書込まれる（ステップＳ５）。
【００１７】このＤＭＡ転送時に、ＤＭＡ要求したプロ
セッサユニット１ａのキャッシュ制御回路１２ａは、共
有メモリ３に書込まれたデータをキャッシュ・メモリ１
１ａに書込む制御を実行する（ステップＳ７）。ＤＭＡ
転送が終了すると（ステップＳ９のＹＥＳ）、ＣＰＵ１
０ａはＤＭＡ要求レジスタ１４ａを初期化する（ステッ
プＳ１０）。
セッサユニット１ａのキャッシュ制御回路１２ａは、共
有メモリ３に書込まれたデータをキャッシュ・メモリ１
１ａに書込む制御を実行する（ステップＳ７）。ＤＭＡ
転送が終了すると（ステップＳ９のＹＥＳ）、ＣＰＵ１
０ａはＤＭＡ要求レジスタ１４ａを初期化する（ステッ
プＳ１０）。
【００１８】一方、ＤＭＡ要求レジスタ１４ｂにセット
していない他のプロセッサユニット１ｂでは、キャッシ
ュ制御回路１２ｂは、更新データ（転送データ）が書込
まれた共有メモリ３のアドレスでヒットした場合に、キ
ャッシュ・メモリ１１ｂのデータを無効にする制御を行
なう（ステップＳ８）。即ち、キャッシュ・メモリ１１
ｂに、更新される前の共有メモリ３のアドレスのデータ
が格納されている場合に、そのデータを無効にする。こ
れにより、キャッシュ・メモリ１１ｂと共有メモリ３と
の一致性を確保することができる。
していない他のプロセッサユニット１ｂでは、キャッシ
ュ制御回路１２ｂは、更新データ（転送データ）が書込
まれた共有メモリ３のアドレスでヒットした場合に、キ
ャッシュ・メモリ１１ｂのデータを無効にする制御を行
なう（ステップＳ８）。即ち、キャッシュ・メモリ１１
ｂに、更新される前の共有メモリ３のアドレスのデータ
が格納されている場合に、そのデータを無効にする。こ
れにより、キャッシュ・メモリ１１ｂと共有メモリ３と
の一致性を確保することができる。
【００１９】キャッシュ制御回路１２ｂはデータを無効
にした後に、ＣＰＵ１０ｂの必要に応じて共有メモリ３
から更新データを読出し、キャッシュ・メモリ１１ｂに
書込むことになる。
にした後に、ＣＰＵ１０ｂの必要に応じて共有メモリ３
から更新データを読出し、キャッシュ・メモリ１１ｂに
書込むことになる。
【００２０】このようにして、ＤＭＡ要求したプロセッ
サユニット１ａでは、Ｉ／Ｏ装置５から共有メモリ３に
転送されて書込まれたときに、その書込みデータと同一
データがキャッシュ・メモリ１１ａに書込まれる。言い
換えれば、ＤＭＡ転送により共有メモリ３の記録データ
が更新されると同時に、キャッシュ・メモリ１１ａのデ
ータも更新される。したがって、ＤＭＡ要求したＣＰＵ
１０ａは、ＤＭＡ転送後に、共通バスの使用権を確保し
て共有メモリ３から更新データをアクセスすることなく
、キャッシュ・メモリ１１ａから高速にアクセスできる
ことになる。
サユニット１ａでは、Ｉ／Ｏ装置５から共有メモリ３に
転送されて書込まれたときに、その書込みデータと同一
データがキャッシュ・メモリ１１ａに書込まれる。言い
換えれば、ＤＭＡ転送により共有メモリ３の記録データ
が更新されると同時に、キャッシュ・メモリ１１ａのデ
ータも更新される。したがって、ＤＭＡ要求したＣＰＵ
１０ａは、ＤＭＡ転送後に、共通バスの使用権を確保し
て共有メモリ３から更新データをアクセスすることなく
、キャッシュ・メモリ１１ａから高速にアクセスできる
ことになる。
【００２１】また、ＤＭＡ要求しないプロセッサユニッ
ト１ｂでは、ＤＭＡ転送により更新された共有メモリ３
のアドレスと同一アドレスのキャッシュ・メモリ１１ｂ
のデータは無効される。したがって、共有メモリ３とキ
ャッシュ・メモリ１１ｂとの一致性を常に確保すること
ができる。
ト１ｂでは、ＤＭＡ転送により更新された共有メモリ３
のアドレスと同一アドレスのキャッシュ・メモリ１１ｂ
のデータは無効される。したがって、共有メモリ３とキ
ャッシュ・メモリ１１ｂとの一致性を常に確保すること
ができる。
【００２２】
【発明の効果】以上詳述したように本発明によれば、第
１に、マルチプロセッサシステムにおいて、ＤＭＡ転送
要求したデータが共有メモリに書込まれた場合に、キャ
ッシュ・メモリにも書込まれるため、ＤＭＡ転送後にキ
ャッシュ・メモリから転送データを直ちにアクセスする
ことができる。したがって、ＤＭＡ転送要求したデータ
が共有メモリに書込まれた後に、プロセッサがそのデー
タを実際に使用するまでの時間を短縮化し、結果的にデ
ータ処理効率の向上を図ることができる。
１に、マルチプロセッサシステムにおいて、ＤＭＡ転送
要求したデータが共有メモリに書込まれた場合に、キャ
ッシュ・メモリにも書込まれるため、ＤＭＡ転送後にキ
ャッシュ・メモリから転送データを直ちにアクセスする
ことができる。したがって、ＤＭＡ転送要求したデータ
が共有メモリに書込まれた後に、プロセッサがそのデー
タを実際に使用するまでの時間を短縮化し、結果的にデ
ータ処理効率の向上を図ることができる。
【００２３】第２に、ＤＭＡ転送要求しないユニットの
キャッシュ・メモリのデータは無効となるため、共有メ
モリとキャッシュ・メモリとの一致性を常に確保するこ
とができる。
キャッシュ・メモリのデータは無効となるため、共有メ
モリとキャッシュ・メモリとの一致性を常に確保するこ
とができる。
【図１】本発明の実施例に係わるコンピュータシステム
の構成を示すブロック図。
の構成を示すブロック図。
【図２】同実施例の動作を説明するためのフローチャー
ト。
ト。
１ａ，１ｂ…プロセッサユニット、３…共有メモリ、４
…ＤＭＡ制御回路、５…Ｉ／Ｏ装置、１０ａ，１０ｂ…
プロセッサ、１１ａ，１１ｂ…キャッシュ・メモリ、１
２ａ，１２ｂ…キャッシュ制御回路、１４ａ，１４ｂ…
ＤＭＡ要求レジスタ。
…ＤＭＡ制御回路、５…Ｉ／Ｏ装置、１０ａ，１０ｂ…
プロセッサ、１１ａ，１１ｂ…キャッシュ・メモリ、１
２ａ，１２ｂ…キャッシュ制御回路、１４ａ，１４ｂ…
ＤＭＡ要求レジスタ。
Claims (2)
- 【請求項１】 プロセッサとキャッシュ・メモリを有
する複数のプロセッサユニットがバスを通じて接続され
てなるコンピュータシステムにおいて、前記バスに接続
された入出力手段と、前記バスに接続されて、前記各プ
ロセッサユニットの共通メインメモリとして機能する共
有メモリ手段と、前記バスを通じて前記入出力手段と前
記共有メモリ手段間のデータ転送を制御するＤＭＡ制御
手段と、前記ＤＭＡ制御手段に対するＤＭＡ要求により
、前記入出力手段から前記共有メモリ手段に書込みデー
タの転送が実行されたときに、前記各プロセッサユニッ
トの中でＤＭＡ要求を実行したプロセッサユニットの前
記キャッシュ・メモリに前記書込みデータと同一のデー
タを書込むキャッシュ・メモリ制御手段とを具備したこ
とを特徴とするコンピュータシステム。 - 【請求項２】 プロセッサとキャッシュ・メモリを有
する複数のプロセッサユニットがバスを通じて接続され
てなるコンピュータシステムにおいて、前記バスに接続
された入出力手段と、前記バスに接続されて、前記各プ
ロセッサユニットの共通メインメモリとして機能する共
有メモリ手段と、前記バスを通じて前記入出力手段と前
記共有メモリ手段間のデータ転送を制御するＤＭＡ制御
手段と、前記ＤＭＡ制御手段に対するＤＭＡ要求により
、前記入出力手段から前記共有メモリ手段に書込みデー
タの転送が実行されたときに、前記各プロセッサユニッ
トの中でＤＭＡ要求を実行したプロセッサユニットの前
記キャッシュ・メモリに前記書込みデータと同一のデー
タを書込み、かつ他のプロセッサユニットの前記キャッ
シュ・メモリにおいて前記書込みデータが書込まれる前
記共有メモリ手段のアドレスと同一アドレスのデータを
無効にするキャッシュ・メモリ制御手段とを具備したこ
とを特徴とするコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP281691A JPH04313134A (ja) | 1991-01-14 | 1991-01-14 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP281691A JPH04313134A (ja) | 1991-01-14 | 1991-01-14 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04313134A true JPH04313134A (ja) | 1992-11-05 |
Family
ID=11539934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP281691A Withdrawn JPH04313134A (ja) | 1991-01-14 | 1991-01-14 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04313134A (ja) |
-
1991
- 1991-01-14 JP JP281691A patent/JPH04313134A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |