JPH0311551B2 - - Google Patents
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- JPH0311551B2 JPH0311551B2 JP57166106A JP16610682A JPH0311551B2 JP H0311551 B2 JPH0311551 B2 JP H0311551B2 JP 57166106 A JP57166106 A JP 57166106A JP 16610682 A JP16610682 A JP 16610682A JP H0311551 B2 JPH0311551 B2 JP H0311551B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法に係り、特に絶
縁ゲート・トランジスタにキヤパシタが直列に接
続される1トランジスタ・1キヤパシタ構造のダ
イナミツク・メモリ素子の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Technical Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular to a method for manufacturing a semiconductor device, particularly for a dynamic memory element having a one-transistor/one-capacitor structure in which a capacitor is connected in series to an insulated gate transistor. Regarding the manufacturing method.
(b) 従来技術と問題点
ダイナミツクMOSメモリ素子に於ては、MOS
トランジスタに直列に接続されるキヤパシタの容
量を大きくすることにより信号の余裕度が増し、
メモリの信頼度が向上するが、近時メモリが大容
量化され、メモリセル・パターンが高密度化され
るに伴つて、キヤパシタ面積も縮小され、そのた
めメモリ素子の信頼度が低下する傾向にある。(b) Conventional technology and problems In dynamic MOS memory devices, MOS
By increasing the capacitance of the capacitor connected in series with the transistor, the signal margin increases.
Memory reliability has improved, but as memories have become larger in capacity and memory cell patterns have become more dense, the capacitor area has also been reduced, which tends to reduce the reliability of memory devices. .
そこで従来の酸化シリコンからなる誘電体膜に
比べて2倍程度の誘電率を有する窒化シリコン膜
を前記キヤパシタの誘電体膜に用いる試みがなさ
れているが、化学気相成長法で形成する窒化シリ
コン膜はピンホール等の欠陥を内蔵しがちで、そ
のため酸化シリコン誘電体膜に比べてリーキーで
あり、キヤパシタに書込まれた情報の寿命が短か
くなるというい問題があつた。 Therefore, attempts have been made to use a silicon nitride film, which has a dielectric constant about twice that of the conventional dielectric film made of silicon oxide, as the dielectric film of the capacitor. The film tends to contain defects such as pinholes, making it leakier than silicon oxide dielectric films, which poses a serious problem of shortening the lifespan of information written to the capacitor.
(c) 発明の目的
本発明はシリコン・オキシ・ナイトライド膜を
誘電体膜として用いるダイナミツク・メモリ素子
の製造方法を提供するものであり、その目的は上
記問題点を除去し、大容量ダイナミツク・メモリ
の信頼度を向上せしめることにある。(c) Purpose of the Invention The present invention provides a method for manufacturing a dynamic memory device using a silicon oxy nitride film as a dielectric film. The purpose is to improve the reliability of memory.
(d) 発明の構成
即ち本発明は絶縁ゲート・トランジスタにキヤ
パシタが直列に接続される構造の半導体装置の製
造方法に於て、キヤパシタを形成するに際して、
半導体基板上に化学気相成長法により窒化シリコ
ン膜を形成し、該窒化シリコン膜に酸素をイオン
注入し、アニール処理を施すことによりシリコ
ン・オキシ・ナイトライドからなる誘電体膜を形
成する工程、若しくは半導体基板上に熱酸化法に
より酸化シリコン膜を形成し、該酸化シリコン膜
に窒素をイオン注入し、アニール処理を施すこと
によりシリコン・オキシ・ナイトライドからなる
誘電体膜を形成する工程を有することを特徴とす
る。(d) Structure of the Invention In other words, the present invention provides a method for manufacturing a semiconductor device having a structure in which a capacitor is connected in series to an insulated gate transistor.
forming a silicon nitride film on a semiconductor substrate by chemical vapor deposition, ion-implanting oxygen into the silicon nitride film, and performing an annealing process to form a dielectric film made of silicon oxy nitride; Alternatively, it has a step of forming a silicon oxide film on a semiconductor substrate by a thermal oxidation method, implanting nitrogen ions into the silicon oxide film, and performing an annealing treatment to form a dielectric film made of silicon oxy nitride. It is characterized by
(e) 発明の実施例
以下本発明を実施例について、下記の図を用い
て詳細に説明する。(e) Examples of the invention The present invention will be described in detail below with reference to the following figures.
第1図イ乃至チは本発明の方法の一実施例に於
ける工程断面図で、第2図イ乃至ロは本発明の方
法の他の一実施例に於ける工程断面図である。 FIGS. 1A to 1H are process sectional views in one embodiment of the method of the present invention, and FIGS. 2A to 2B are process sectional views in another embodiment of the method of the present invention.
本発明の方法を用いて、例えば1トランジス
タ・1キヤパシタ構造のダイナミツクMOSメモ
リを形成するに際しては、例えば第1図イに示す
ように、メモリ・セルを形成するp型シリコン
(Si)基板1面がフイールド酸化膜2によつて分
離表出されてなる被処理基板上に、通常の化学気
相成長(CVD)法を用いて、例えば厚さ100〜
200〔Å〕程度の窒化シリコン(Si3N4)膜3を形
成する。なお該Si3N4膜には前述したようにピン
ホール等の欠陥が含まれ勝である。 When forming a dynamic MOS memory having, for example, one transistor and one capacitor structure using the method of the present invention, for example, as shown in FIG. is separated and exposed by a field oxide film 2, using a normal chemical vapor deposition (CVD) method, for example, to a thickness of 100~
A silicon nitride (Si 3 N 4 ) film 3 having a thickness of about 200 Å is formed. Note that the Si 3 N 4 film may contain defects such as pinholes as described above.
次いで第1図ロに示すように、前記Si3N4膜3
に通常のイオン注入法を用い、例えば数〔KeV〕
〜10〔KeV〕程度の加速エネルギーで所望数の酸
素イオン(O+)を注入した後、酸素(O2)雰囲
気中に於て900〔℃〕程度の温度で.5〜6分程度
アニール処理を行つて、前記Si3N4膜3を所望の
組成を有するシリコン・オキシ・ナイトライド
(SixOyNz)膜4′に変質せしめる。なお該酸化処
理により前記Si3N4膜の欠陥は除かれ、ピンホー
ル等の欠陥を持たないアンリーキーなシリコン・
オキシ・ナイトライド膜4′が得られる。 Next, as shown in FIG. 1B, the Si 3 N 4 film 3
For example, several [KeV]
After implanting the desired number of oxygen ions (O + ) with an acceleration energy of ~10 [KeV], the sample is heated to a temperature of about 900 [℃] in an oxygen (O 2 ) atmosphere. An annealing treatment is performed for about 5 to 6 minutes to transform the Si 3 N 4 film 3 into a silicon oxy nitride (Si x O y N z ) film 4' having a desired composition. Note that the oxidation treatment removes defects in the Si 3 N 4 film, making it an uncommon silicon film with no defects such as pinholes.
An oxy nitride film 4' is obtained.
次いで通常のフオト・プロセスを用いて形成し
たキヤパシタに対応するレジスト・パターンをマ
スクにして、四ふつ化炭素(CF4)若しくは三ふ
つ化メタン(CHF3)等を主エツチング・ガスと
する通常のリアクテイブ・イオンエツチング等の
ドライエツチング手段により上記シリコン・オキ
シ・ナイトライド膜4′を選択エツチングして、
第1図ハに示すように、表出Si基板1上にキヤパ
シタ・パターンに対応するシリコン・オキシ・ナ
イトライド誘電体パターン4を形成する。 Next, using a resist pattern corresponding to the capacitor formed using a normal photo process as a mask, a normal etching gas using carbon tetrafluoride (CF 4 ) or methane trifluoride (CHF 3 ) as the main etching gas is etched. The silicon oxy nitride film 4' is selectively etched by dry etching means such as reactive ion etching.
As shown in FIG. 1C, a silicon oxy nitride dielectric pattern 4 corresponding to a capacitor pattern is formed on an exposed Si substrate 1.
次いで第1図ニに示すように該基板上の通常の
CVD法により例えばりん(P)が高濃度にドー
プされた厚さ5000〜6000〔Å〕程度のn+型多結晶
Si層5′を形成し、次いで通常のフオト・プロセ
スを用いて形成したキヤパシタに対応するレジス
ト・パターンをマスクにして、.CF4+O2等のエ
ツチング・ガスを用いる通常リアクテイブ・イオ
ンエツチング等のドライエツチング手段により上
記n+型多結晶Si層5′を選択エツチングして、第
1図ホに示すようにシリコン・オキシ・ナイトラ
イド誘電体パターン4上にn+型多結晶Siキヤパシ
タ電極5を形成する。 Next, as shown in FIG.
N + type polycrystal with a thickness of about 5000 to 6000 [Å] doped with, for example, phosphorus (P) at a high concentration by CVD method
A Si layer 5' is formed, and then a resist pattern corresponding to a capacitor formed using a normal photo process is used as a mask. The n + type polycrystalline Si layer 5' is selectively etched by dry etching means such as normal reactive ion etching using an etching gas such as CF 4 +O 2 to form a silicon oxy An n + type polycrystalline Si capacitor electrode 5 is formed on the nitride dielectric pattern 4 .
以上で本発明が特徴とするところの、従来の
SiO2誘電体膜に比べて1.5〜1.8倍程度の誘電率を
有し、且つアンリーキーなシリコン・オキシ・ナ
イトライドを誘電体膜とする従来より大容量のキ
ヤパシタが形成される。なおシリコン・オキシ・
ナイトライド膜の誘電率は前述したO+のイオン
注入量を変えることにより上記範囲内で種々に変
更し得る。 As described above, the present invention is characterized by the conventional
A capacitor having a dielectric constant of about 1.5 to 1.8 times that of a SiO 2 dielectric film and having a larger capacity than the conventional capacitor is formed using an uncommon silicon oxy nitride as a dielectric film. In addition, silicon, oxy,
The dielectric constant of the nitride film can be varied within the above range by changing the amount of O + ions implanted.
以後通常の製造方法に従つて、先ず第1図ヘに
示すようにn+型多結晶Siキヤパシタ電極5の表面
に厚さ2000〜3000〔Å〕程度の熱酸化SiO2絶縁膜
6を形成し、次いで表出せしめたp型Si基板面に
例えば300〜500〔Å〕程度の熱酸化によるゲート
酸化膜7を形成する。 Thereafter, according to the usual manufacturing method , first, as shown in FIG . Then, a gate oxide film 7 of, for example, about 300 to 500 [Å] in thickness is formed by thermal oxidation on the exposed surface of the p-type Si substrate.
次いで該基板上にCVD法により厚さ5000〜
6000〔Å〕程度のノンドープ多結晶Si層を形成し、
ドライエツチング手段を用いる通常のフオト・エ
ツチング技術により該ノンドープ多結晶Si層及び
前記ゲート酸化膜7のパターンニングを行つて、
第1図トに示すように、キヤパシタ電極5に
SiO2絶縁膜6を介して隣接し、下部にゲート酸
化膜7を有し一部がキヤパシタ電極7の上部に
SiO2絶縁膜6を介して積層されたゲート電極に
対応するノンドープ・多結晶Siパターン8′を形
成する。 Next, a layer with a thickness of 5000~ is deposited on the substrate using the CVD method.
A non-doped polycrystalline Si layer of about 6000 [Å] is formed,
Patterning the non-doped polycrystalline Si layer and the gate oxide film 7 by a normal photo-etching technique using dry etching means,
As shown in FIG.
Adjacent through a SiO 2 insulating film 6, with a gate oxide film 7 below, a portion is above the capacitor electrode 7.
A non-doped polycrystalline Si pattern 8' corresponding to the gate electrode stacked with the SiO 2 insulating film 6 interposed therebetween is formed.
次いで通常通りノンドープ・多結晶Siパターン
8′及びキヤパシタ電極7をマスクにしてp型Si
基板1面に選択的にひ素イオン(As+)の注入を
行い、通常のアニール処理を施して、第1図チに
示すようにビツト線に接続されるn+型ソース/
ドレイン領域9を形成する。この際マスクに用い
たノンドープ・多結晶Siパターン8′中にもAs+
が注入されn+型多結晶Siゲート電極8が形成され
る。そして以上の工程により、シリコン・オキ
シ・ナイトライドを誘電体膜とするキヤパシタが
絶縁ゲート・トランジスタに直列に接続されたダ
イナミツクMOSメモリ素子が形成される。 Next, as usual, using the non-doped polycrystalline Si pattern 8' and the capacitor electrode 7 as a mask, p-type Si is deposited.
Arsenic ions (As + ) are selectively implanted into one surface of the substrate, and a normal annealing process is performed to form an n + -type source/
A drain region 9 is formed. At this time, As +
is implanted to form an n + type polycrystalline Si gate electrode 8. Through the above steps, a dynamic MOS memory element is formed in which a capacitor using silicon oxy nitride as a dielectric film is connected in series to an insulated gate transistor.
本発明の他の一実施例に於ては、次のようにし
てダイナミツクMOSメモリ素子に於けるキヤパ
シタのシリコン・オキシ・ナイトライド誘電体膜
が形成される。 In another embodiment of the present invention, a silicon oxy nitride dielectric film for a capacitor in a dynamic MOS memory device is formed as follows.
即ち先ず第2図イに示すようにp型Si基板1面
がフイールド酸化膜2によつて分離表出されてな
る被処理基板を通常の熱酸化法により酸化し、表
出Si基板1面に例えば厚さ100〜200〔Å〕程度の
SiO2膜10を形成する。なお該熱酸化により形
成したSiO2膜10は欠陥のないアンリーキーな
膜であることは周知の通りである。 That is, first, as shown in FIG. 2A, a substrate to be processed in which one surface of a p-type Si substrate is separated and exposed by a field oxide film 2 is oxidized by a normal thermal oxidation method, and one surface of the exposed Si substrate is oxidized. For example, with a thickness of about 100 to 200 [Å]
A SiO 2 film 10 is formed. It is well known that the SiO 2 film 10 formed by thermal oxidation is an uncommon film without defects.
次いで第2図ロに示すように該基板面に例えば
数〔KeV〕〜10〔KeV〕程度の加速エネルギーで
所望数の窒素イオン(N+)を注入した後、窒素
(N2)雰囲気中に於て900〔℃〕程度の温度で5〜
6分程度アニール処理を行つて、前記SiO2膜1
0を所望の組成を有するシリコン・オキシ・ナイ
トライド(SixOyNz)膜4′に変質せしめる。こ
のシリコン・オキシ・ナイトライド膜4′は欠陥
のないアンリーキーな膜である。 Next, as shown in FIG. 2B, a desired number of nitrogen ions (N + ) are implanted into the substrate surface with an acceleration energy of, for example, several [KeV] to 10 [KeV], and then the nitrogen ions (N + ) are implanted into a nitrogen (N 2 ) atmosphere. 5 ~ at a temperature of about 900 [℃]
After annealing for about 6 minutes, the SiO 2 film 1
0 is transformed into a silicon oxy nitride (Si x O y N z ) film 4' having a desired composition. This silicon oxy nitride film 4' is an unclean film with no defects.
そして以後第1図ハ乃至チに従つて説明した第
1の実施例と同様の方法により上記シリコン・オ
キシ・ナイトライド膜を誘電体膜とするキヤパシ
タが絶縁ゲート・トランジスタに直列に接続され
てなるダイナミツクMOSメモリ素子が提供され
る。 Thereafter, a capacitor having the silicon oxy nitride film as a dielectric film is connected in series to an insulated gate transistor in the same manner as in the first embodiment described with reference to FIGS. A dynamic MOS memory device is provided.
なおこの方法に於てもn+の注入量を変えるこ
とによりSiO2膜に対して1.5〜1.8倍程度の範囲内
で種々な誘電率を有するシリコン・オキシ・ナイ
トライド誘電体膜が形成できる。 Also in this method, silicon oxy nitride dielectric films having various dielectric constants within a range of about 1.5 to 1.8 times that of the SiO 2 film can be formed by changing the amount of n + implanted.
(f) 発明の効果
以上説明したように本発明の方法によれば、二
酸化シリコンより高い誘電率を有し、且つ欠陥の
ないアンリーキーなシリコン・オキシ・ナイトラ
イド膜を容易に形成することができる。(f) Effects of the Invention As explained above, according to the method of the present invention, an unclean silicon oxy nitride film having a higher dielectric constant than silicon dioxide and having no defects can be easily formed. .
従つて高誘電率のシリコン・オキシ・ナイトラ
イド膜を誘電体膜とする従来より大容量のキヤパ
シタが形成できるので、キヤパシタが絶縁ゲー
ト・トランジスタに直列に接続されてなるダイナ
ミツク・メモリの信頼度の向上が図れる。 Therefore, it is possible to form a capacitor with a larger capacity than the conventional one using a silicon oxy nitride film with a high dielectric constant as the dielectric film, which improves the reliability of dynamic memories in which the capacitor is connected in series with an insulated gate transistor. Improvements can be made.
第1図イ乃至チは本発明の方法の一実施例に於
ける工程断面図で、第2図イ乃至ロは本発明の他
の一実施例に於ける工程断面図である。
図に於て、1はp型シリコン基板、2はフイー
ルド酸化膜、3は窒化シリコン膜、4′はシリコ
ン・オキシ・ナイトライド膜、4はシリコン・オ
キシ・ナイトライド誘電体パターン、5′はn+型
多結晶シリコン層、5はn+型多結晶シリコン・
キヤパシタ電極、6は二酸化シリコン絶縁膜、7
はゲート酸化膜、8′はノンドープ・多結晶シリ
コン・パターン、8はn+型多結晶シリコン・ゲ
ート電極、9はn+型ソース/ドレイン領域、1
0は二酸化シリコン膜、O+は酸素イオン、N+は
窒素イオン、As+はひ素イオンを示す。
FIGS. 1A to 1G are process sectional views in one embodiment of the method of the present invention, and FIGS. 2A to 2B are process sectional views in another embodiment of the present invention. In the figure, 1 is a p-type silicon substrate, 2 is a field oxide film, 3 is a silicon nitride film, 4' is a silicon oxy nitride film, 4 is a silicon oxy nitride dielectric pattern, and 5' is a n + type polycrystalline silicon layer, 5 is n + type polycrystalline silicon layer;
Capacitor electrode, 6 is silicon dioxide insulating film, 7
is a gate oxide film, 8' is a non-doped polycrystalline silicon pattern, 8 is an n + type polycrystalline silicon gate electrode, 9 is an n + type source/drain region, 1
0 represents a silicon dioxide film, O + represents an oxygen ion, N + represents a nitrogen ion, and As + represents an arsenic ion.
Claims (1)
列に接続される構造の半導体装置に於いて、該キ
ヤパシタを形成するに際して、半導体基板上に化
学気相成長法により窒化シリコン膜を形成し、該
窒化シリコン膜に酸素をイオン注入し、アニール
処理を施すことによりシリコン・オキシ・ナイト
ライドからなる誘電体膜を形成する工程を有する
ことを特徴とする半導体装置の製造方法。 2 絶縁ゲート・トランジスタにキヤパシタが直
列に接続される構造の半導体装置に於いて、該キ
ヤパシタを形成するに際して、半導体基板上に熱
酸化法により酸化シリコン膜を形成し、該酸化シ
リコン膜に窒素をイオン注入し、アニール処理を
施すことによりシリコン・オキシ・ナイトライド
からなる誘電体膜を形成する工程を有することを
特徴とする半導体装置の製造方法。[Claims] 1. In a semiconductor device having a structure in which a capacitor is connected in series to an insulated gate transistor, when forming the capacitor, a silicon nitride film is formed on a semiconductor substrate by chemical vapor deposition. A method for manufacturing a semiconductor device, comprising the steps of: forming a dielectric film made of silicon oxy nitride by ion-implanting oxygen into the silicon nitride film and performing an annealing process. 2. In a semiconductor device having a structure in which a capacitor is connected in series to an insulated gate transistor, when forming the capacitor, a silicon oxide film is formed on the semiconductor substrate by a thermal oxidation method, and nitrogen is added to the silicon oxide film. 1. A method for manufacturing a semiconductor device, comprising the steps of forming a dielectric film made of silicon oxy nitride by implanting ions and performing an annealing process.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166106A JPS5955062A (en) | 1982-09-24 | 1982-09-24 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166106A JPS5955062A (en) | 1982-09-24 | 1982-09-24 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5955062A JPS5955062A (en) | 1984-03-29 |
| JPH0311551B2 true JPH0311551B2 (en) | 1991-02-18 |
Family
ID=15825123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57166106A Granted JPS5955062A (en) | 1982-09-24 | 1982-09-24 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955062A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2749072B2 (en) * | 1988-08-12 | 1998-05-13 | 株式会社日立製作所 | Method for manufacturing semiconductor integrated circuit device |
| JPH10313114A (en) * | 1997-05-14 | 1998-11-24 | Nec Corp | Method for manufacturing semiconductor device |
| US8633074B2 (en) * | 2008-09-17 | 2014-01-21 | Spansion Llc | Electrically programmable and erasable memory device and method of fabrication thereof |
-
1982
- 1982-09-24 JP JP57166106A patent/JPS5955062A/en active Granted
Also Published As
| Publication number | Publication date |
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| JPS5955062A (en) | 1984-03-29 |
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