JPH0311551B2 - - Google Patents
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- JPH0311551B2 JPH0311551B2 JP57166106A JP16610682A JPH0311551B2 JP H0311551 B2 JPH0311551 B2 JP H0311551B2 JP 57166106 A JP57166106 A JP 57166106A JP 16610682 A JP16610682 A JP 16610682A JP H0311551 B2 JPH0311551 B2 JP H0311551B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- capacitor
- dielectric
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法に係り、特に絶
縁ゲート・トランジスタにキヤパシタが直列に接
続される１トランジスタ・１キヤパシタ構造のダ
イナミツク・メモリ素子の製造方法に関する。
縁ゲート・トランジスタにキヤパシタが直列に接
続される１トランジスタ・１キヤパシタ構造のダ
イナミツク・メモリ素子の製造方法に関する。
(b) 従来技術と問題点
ダイナミツクMOSメモリ素子に於ては、MOS
トランジスタに直列に接続されるキヤパシタの容
量を大きくすることにより信号の余裕度が増し、
メモリの信頼度が向上するが、近時メモリが大容
量化され、メモリセル・パターンが高密度化され
るに伴つて、キヤパシタ面積も縮小され、そのた
めメモリ素子の信頼度が低下する傾向にある。
トランジスタに直列に接続されるキヤパシタの容
量を大きくすることにより信号の余裕度が増し、
メモリの信頼度が向上するが、近時メモリが大容
量化され、メモリセル・パターンが高密度化され
るに伴つて、キヤパシタ面積も縮小され、そのた
めメモリ素子の信頼度が低下する傾向にある。
そこで従来の酸化シリコンからなる誘電体膜に
比べて２倍程度の誘電率を有する窒化シリコン膜
を前記キヤパシタの誘電体膜に用いる試みがなさ
れているが、化学気相成長法で形成する窒化シリ
コン膜はピンホール等の欠陥を内蔵しがちで、そ
のため酸化シリコン誘電体膜に比べてリーキーで
あり、キヤパシタに書込まれた情報の寿命が短か
くなるというい問題があつた。
比べて２倍程度の誘電率を有する窒化シリコン膜
を前記キヤパシタの誘電体膜に用いる試みがなさ
れているが、化学気相成長法で形成する窒化シリ
コン膜はピンホール等の欠陥を内蔵しがちで、そ
のため酸化シリコン誘電体膜に比べてリーキーで
あり、キヤパシタに書込まれた情報の寿命が短か
くなるというい問題があつた。
(c) 発明の目的
本発明はシリコン・オキシ・ナイトライド膜を
誘電体膜として用いるダイナミツク・メモリ素子
の製造方法を提供するものであり、その目的は上
記問題点を除去し、大容量ダイナミツク・メモリ
の信頼度を向上せしめることにある。
誘電体膜として用いるダイナミツク・メモリ素子
の製造方法を提供するものであり、その目的は上
記問題点を除去し、大容量ダイナミツク・メモリ
の信頼度を向上せしめることにある。
(d) 発明の構成
即ち本発明は絶縁ゲート・トランジスタにキヤ
パシタが直列に接続される構造の半導体装置の製
造方法に於て、キヤパシタを形成するに際して、
半導体基板上に化学気相成長法により窒化シリコ
ン膜を形成し、該窒化シリコン膜に酸素をイオン
注入し、アニール処理を施すことによりシリコ
ン・オキシ・ナイトライドからなる誘電体膜を形
成する工程、若しくは半導体基板上に熱酸化法に
より酸化シリコン膜を形成し、該酸化シリコン膜
に窒素をイオン注入し、アニール処理を施すこと
によりシリコン・オキシ・ナイトライドからなる
誘電体膜を形成する工程を有することを特徴とす
る。
パシタが直列に接続される構造の半導体装置の製
造方法に於て、キヤパシタを形成するに際して、
半導体基板上に化学気相成長法により窒化シリコ
ン膜を形成し、該窒化シリコン膜に酸素をイオン
注入し、アニール処理を施すことによりシリコ
ン・オキシ・ナイトライドからなる誘電体膜を形
成する工程、若しくは半導体基板上に熱酸化法に
より酸化シリコン膜を形成し、該酸化シリコン膜
に窒素をイオン注入し、アニール処理を施すこと
によりシリコン・オキシ・ナイトライドからなる
誘電体膜を形成する工程を有することを特徴とす
る。
(e) 発明の実施例
以下本発明を実施例について、下記の図を用い
て詳細に説明する。
て詳細に説明する。
第１図イ乃至チは本発明の方法の一実施例に於
ける工程断面図で、第２図イ乃至ロは本発明の方
法の他の一実施例に於ける工程断面図である。
ける工程断面図で、第２図イ乃至ロは本発明の方
法の他の一実施例に於ける工程断面図である。
本発明の方法を用いて、例えば１トランジス
タ・１キヤパシタ構造のダイナミツクMOSメモ
リを形成するに際しては、例えば第１図イに示す
ように、メモリ・セルを形成するｐ型シリコン
（Si）基板１面がフイールド酸化膜２によつて分
離表出されてなる被処理基板上に、通常の化学気
相成長（CVD）法を用いて、例えば厚さ100〜
200〔Å〕程度の窒化シリコン（Si3N4）膜３を形
成する。なお該Si3N4膜には前述したようにピン
ホール等の欠陥が含まれ勝である。
タ・１キヤパシタ構造のダイナミツクMOSメモ
リを形成するに際しては、例えば第１図イに示す
ように、メモリ・セルを形成するｐ型シリコン
（Si）基板１面がフイールド酸化膜２によつて分
離表出されてなる被処理基板上に、通常の化学気
相成長（CVD）法を用いて、例えば厚さ100〜
200〔Å〕程度の窒化シリコン（Si3N4）膜３を形
成する。なお該Si3N4膜には前述したようにピン
ホール等の欠陥が含まれ勝である。
次いで第１図ロに示すように、前記Si3N4膜３
に通常のイオン注入法を用い、例えば数〔KeV〕
〜10〔KeV〕程度の加速エネルギーで所望数の酸
素イオン（O+）を注入した後、酸素（O2）雰囲
気中に於て900〔℃〕程度の温度で．５〜６分程度
アニール処理を行つて、前記Si3N4膜３を所望の
組成を有するシリコン・オキシ・ナイトライド
（SixOyNz）膜４′に変質せしめる。なお該酸化処
理により前記Si3N4膜の欠陥は除かれ、ピンホー
ル等の欠陥を持たないアンリーキーなシリコン・
オキシ・ナイトライド膜４′が得られる。
に通常のイオン注入法を用い、例えば数〔KeV〕
〜10〔KeV〕程度の加速エネルギーで所望数の酸
素イオン（O+）を注入した後、酸素（O2）雰囲
気中に於て900〔℃〕程度の温度で．５〜６分程度
アニール処理を行つて、前記Si3N4膜３を所望の
組成を有するシリコン・オキシ・ナイトライド
（SixOyNz）膜４′に変質せしめる。なお該酸化処
理により前記Si3N4膜の欠陥は除かれ、ピンホー
ル等の欠陥を持たないアンリーキーなシリコン・
オキシ・ナイトライド膜４′が得られる。
次いで通常のフオト・プロセスを用いて形成し
たキヤパシタに対応するレジスト・パターンをマ
スクにして、四ふつ化炭素（CF4）若しくは三ふ
つ化メタン（CHF3）等を主エツチング・ガスと
する通常のリアクテイブ・イオンエツチング等の
ドライエツチング手段により上記シリコン・オキ
シ・ナイトライド膜４′を選択エツチングして、
第１図ハに示すように、表出Si基板１上にキヤパ
シタ・パターンに対応するシリコン・オキシ・ナ
イトライド誘電体パターン４を形成する。
たキヤパシタに対応するレジスト・パターンをマ
スクにして、四ふつ化炭素（CF4）若しくは三ふ
つ化メタン（CHF3）等を主エツチング・ガスと
する通常のリアクテイブ・イオンエツチング等の
ドライエツチング手段により上記シリコン・オキ
シ・ナイトライド膜４′を選択エツチングして、
第１図ハに示すように、表出Si基板１上にキヤパ
シタ・パターンに対応するシリコン・オキシ・ナ
イトライド誘電体パターン４を形成する。
次いで第１図ニに示すように該基板上の通常の
CVD法により例えばりん（Ｐ）が高濃度にドー
プされた厚さ5000〜6000〔Å〕程度のn+型多結晶
Si層５′を形成し、次いで通常のフオト・プロセ
スを用いて形成したキヤパシタに対応するレジス
ト・パターンをマスクにして、．CF4＋O2等のエ
ツチング・ガスを用いる通常リアクテイブ・イオ
ンエツチング等のドライエツチング手段により上
記n+型多結晶Si層５′を選択エツチングして、第
１図ホに示すようにシリコン・オキシ・ナイトラ
イド誘電体パターン４上にn+型多結晶Siキヤパシ
タ電極５を形成する。
CVD法により例えばりん（Ｐ）が高濃度にドー
プされた厚さ5000〜6000〔Å〕程度のn+型多結晶
Si層５′を形成し、次いで通常のフオト・プロセ
スを用いて形成したキヤパシタに対応するレジス
ト・パターンをマスクにして、．CF4＋O2等のエ
ツチング・ガスを用いる通常リアクテイブ・イオ
ンエツチング等のドライエツチング手段により上
記n+型多結晶Si層５′を選択エツチングして、第
１図ホに示すようにシリコン・オキシ・ナイトラ
イド誘電体パターン４上にn+型多結晶Siキヤパシ
タ電極５を形成する。
以上で本発明が特徴とするところの、従来の
SiO2誘電体膜に比べて1.5〜1.8倍程度の誘電率を
有し、且つアンリーキーなシリコン・オキシ・ナ
イトライドを誘電体膜とする従来より大容量のキ
ヤパシタが形成される。なおシリコン・オキシ・
ナイトライド膜の誘電率は前述したO+のイオン
注入量を変えることにより上記範囲内で種々に変
更し得る。
SiO2誘電体膜に比べて1.5〜1.8倍程度の誘電率を
有し、且つアンリーキーなシリコン・オキシ・ナ
イトライドを誘電体膜とする従来より大容量のキ
ヤパシタが形成される。なおシリコン・オキシ・
ナイトライド膜の誘電率は前述したO+のイオン
注入量を変えることにより上記範囲内で種々に変
更し得る。
以後通常の製造方法に従つて、先ず第１図ヘに
示すようにn+型多結晶Siキヤパシタ電極５の表面
に厚さ2000〜3000〔Å〕程度の熱酸化SiO2絶縁膜
６を形成し、次いで表出せしめたｐ型Si基板面に
例えば300〜500〔Å〕程度の熱酸化によるゲート
酸化膜７を形成する。
示すようにn+型多結晶Siキヤパシタ電極５の表面
に厚さ2000〜3000〔Å〕程度の熱酸化SiO2絶縁膜
６を形成し、次いで表出せしめたｐ型Si基板面に
例えば300〜500〔Å〕程度の熱酸化によるゲート
酸化膜７を形成する。
次いで該基板上にCVD法により厚さ5000〜
6000〔Å〕程度のノンドープ多結晶Si層を形成し、
ドライエツチング手段を用いる通常のフオト・エ
ツチング技術により該ノンドープ多結晶Si層及び
前記ゲート酸化膜７のパターンニングを行つて、
第１図トに示すように、キヤパシタ電極５に
SiO2絶縁膜６を介して隣接し、下部にゲート酸
化膜７を有し一部がキヤパシタ電極７の上部に
SiO2絶縁膜６を介して積層されたゲート電極に
対応するノンドープ・多結晶Siパターン８′を形
成する。
6000〔Å〕程度のノンドープ多結晶Si層を形成し、
ドライエツチング手段を用いる通常のフオト・エ
ツチング技術により該ノンドープ多結晶Si層及び
前記ゲート酸化膜７のパターンニングを行つて、
第１図トに示すように、キヤパシタ電極５に
SiO2絶縁膜６を介して隣接し、下部にゲート酸
化膜７を有し一部がキヤパシタ電極７の上部に
SiO2絶縁膜６を介して積層されたゲート電極に
対応するノンドープ・多結晶Siパターン８′を形
成する。
次いで通常通りノンドープ・多結晶Siパターン
８′及びキヤパシタ電極７をマスクにしてｐ型Si
基板１面に選択的にひ素イオン（As+）の注入を
行い、通常のアニール処理を施して、第１図チに
示すようにビツト線に接続されるn+型ソース／
ドレイン領域９を形成する。この際マスクに用い
たノンドープ・多結晶Siパターン８′中にもAs+
が注入されn+型多結晶Siゲート電極８が形成され
る。そして以上の工程により、シリコン・オキ
シ・ナイトライドを誘電体膜とするキヤパシタが
絶縁ゲート・トランジスタに直列に接続されたダ
イナミツクMOSメモリ素子が形成される。
８′及びキヤパシタ電極７をマスクにしてｐ型Si
基板１面に選択的にひ素イオン（As+）の注入を
行い、通常のアニール処理を施して、第１図チに
示すようにビツト線に接続されるn+型ソース／
ドレイン領域９を形成する。この際マスクに用い
たノンドープ・多結晶Siパターン８′中にもAs+
が注入されn+型多結晶Siゲート電極８が形成され
る。そして以上の工程により、シリコン・オキ
シ・ナイトライドを誘電体膜とするキヤパシタが
絶縁ゲート・トランジスタに直列に接続されたダ
イナミツクMOSメモリ素子が形成される。
本発明の他の一実施例に於ては、次のようにし
てダイナミツクMOSメモリ素子に於けるキヤパ
シタのシリコン・オキシ・ナイトライド誘電体膜
が形成される。
てダイナミツクMOSメモリ素子に於けるキヤパ
シタのシリコン・オキシ・ナイトライド誘電体膜
が形成される。
即ち先ず第２図イに示すようにｐ型Si基板１面
がフイールド酸化膜２によつて分離表出されてな
る被処理基板を通常の熱酸化法により酸化し、表
出Si基板１面に例えば厚さ100〜200〔Å〕程度の
SiO2膜１０を形成する。なお該熱酸化により形
成したSiO2膜１０は欠陥のないアンリーキーな
膜であることは周知の通りである。
がフイールド酸化膜２によつて分離表出されてな
る被処理基板を通常の熱酸化法により酸化し、表
出Si基板１面に例えば厚さ100〜200〔Å〕程度の
SiO2膜１０を形成する。なお該熱酸化により形
成したSiO2膜１０は欠陥のないアンリーキーな
膜であることは周知の通りである。
次いで第２図ロに示すように該基板面に例えば
数〔KeV〕〜10〔KeV〕程度の加速エネルギーで
所望数の窒素イオン（N+）を注入した後、窒素
（N2）雰囲気中に於て900〔℃〕程度の温度で５〜
６分程度アニール処理を行つて、前記SiO2膜１
０を所望の組成を有するシリコン・オキシ・ナイ
トライド（SixOyNz）膜４′に変質せしめる。こ
のシリコン・オキシ・ナイトライド膜４′は欠陥
のないアンリーキーな膜である。
数〔KeV〕〜10〔KeV〕程度の加速エネルギーで
所望数の窒素イオン（N+）を注入した後、窒素
（N2）雰囲気中に於て900〔℃〕程度の温度で５〜
６分程度アニール処理を行つて、前記SiO2膜１
０を所望の組成を有するシリコン・オキシ・ナイ
トライド（SixOyNz）膜４′に変質せしめる。こ
のシリコン・オキシ・ナイトライド膜４′は欠陥
のないアンリーキーな膜である。
そして以後第１図ハ乃至チに従つて説明した第
１の実施例と同様の方法により上記シリコン・オ
キシ・ナイトライド膜を誘電体膜とするキヤパシ
タが絶縁ゲート・トランジスタに直列に接続され
てなるダイナミツクMOSメモリ素子が提供され
る。
１の実施例と同様の方法により上記シリコン・オ
キシ・ナイトライド膜を誘電体膜とするキヤパシ
タが絶縁ゲート・トランジスタに直列に接続され
てなるダイナミツクMOSメモリ素子が提供され
る。
なおこの方法に於てもn+の注入量を変えるこ
とによりSiO2膜に対して1.5〜1.8倍程度の範囲内
で種々な誘電率を有するシリコン・オキシ・ナイ
トライド誘電体膜が形成できる。
とによりSiO2膜に対して1.5〜1.8倍程度の範囲内
で種々な誘電率を有するシリコン・オキシ・ナイ
トライド誘電体膜が形成できる。
(f) 発明の効果
以上説明したように本発明の方法によれば、二
酸化シリコンより高い誘電率を有し、且つ欠陥の
ないアンリーキーなシリコン・オキシ・ナイトラ
イド膜を容易に形成することができる。
酸化シリコンより高い誘電率を有し、且つ欠陥の
ないアンリーキーなシリコン・オキシ・ナイトラ
イド膜を容易に形成することができる。
従つて高誘電率のシリコン・オキシ・ナイトラ
イド膜を誘電体膜とする従来より大容量のキヤパ
シタが形成できるので、キヤパシタが絶縁ゲー
ト・トランジスタに直列に接続されてなるダイナ
ミツク・メモリの信頼度の向上が図れる。
イド膜を誘電体膜とする従来より大容量のキヤパ
シタが形成できるので、キヤパシタが絶縁ゲー
ト・トランジスタに直列に接続されてなるダイナ
ミツク・メモリの信頼度の向上が図れる。
第１図イ乃至チは本発明の方法の一実施例に於
ける工程断面図で、第２図イ乃至ロは本発明の他
の一実施例に於ける工程断面図である。 図に於て、１はｐ型シリコン基板、２はフイー
ルド酸化膜、３は窒化シリコン膜、４′はシリコ
ン・オキシ・ナイトライド膜、４はシリコン・オ
キシ・ナイトライド誘電体パターン、５′はn+型
多結晶シリコン層、５はn+型多結晶シリコン・
キヤパシタ電極、６は二酸化シリコン絶縁膜、７
はゲート酸化膜、８′はノンドープ・多結晶シリ
コン・パターン、８はn+型多結晶シリコン・ゲ
ート電極、９はn+型ソース／ドレイン領域、１
０は二酸化シリコン膜、O+は酸素イオン、N+は
窒素イオン、As+はひ素イオンを示す。
ける工程断面図で、第２図イ乃至ロは本発明の他
の一実施例に於ける工程断面図である。 図に於て、１はｐ型シリコン基板、２はフイー
ルド酸化膜、３は窒化シリコン膜、４′はシリコ
ン・オキシ・ナイトライド膜、４はシリコン・オ
キシ・ナイトライド誘電体パターン、５′はn+型
多結晶シリコン層、５はn+型多結晶シリコン・
キヤパシタ電極、６は二酸化シリコン絶縁膜、７
はゲート酸化膜、８′はノンドープ・多結晶シリ
コン・パターン、８はn+型多結晶シリコン・ゲ
ート電極、９はn+型ソース／ドレイン領域、１
０は二酸化シリコン膜、O+は酸素イオン、N+は
窒素イオン、As+はひ素イオンを示す。
Claims (1)
- 【特許請求の範囲】 １ 絶縁ゲート・トランジスタにキヤパシタが直
列に接続される構造の半導体装置に於いて、該キ
ヤパシタを形成するに際して、半導体基板上に化
学気相成長法により窒化シリコン膜を形成し、該
窒化シリコン膜に酸素をイオン注入し、アニール
処理を施すことによりシリコン・オキシ・ナイト
ライドからなる誘電体膜を形成する工程を有する
ことを特徴とする半導体装置の製造方法。 ２ 絶縁ゲート・トランジスタにキヤパシタが直
列に接続される構造の半導体装置に於いて、該キ
ヤパシタを形成するに際して、半導体基板上に熱
酸化法により酸化シリコン膜を形成し、該酸化シ
リコン膜に窒素をイオン注入し、アニール処理を
施すことによりシリコン・オキシ・ナイトライド
からなる誘電体膜を形成する工程を有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166106A JPS5955062A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166106A JPS5955062A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5955062A JPS5955062A (ja) | 1984-03-29 |
| JPH0311551B2 true JPH0311551B2 (ja) | 1991-02-18 |
Family
ID=15825123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57166106A Granted JPS5955062A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955062A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61207048A (ja) * | 1985-03-12 | 1986-09-13 | Seiko Instr & Electronics Ltd | 半導体装置 |
| JP2749072B2 (ja) * | 1988-08-12 | 1998-05-13 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JPH10313114A (ja) * | 1997-05-14 | 1998-11-24 | Nec Corp | 半導体装置の製造方法 |
| US8633074B2 (en) * | 2008-09-17 | 2014-01-21 | Spansion Llc | Electrically programmable and erasable memory device and method of fabrication thereof |
-
1982
- 1982-09-24 JP JP57166106A patent/JPS5955062A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5955062A (ja) | 1984-03-29 |
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