JPH0311571B2 - - Google Patents
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- JPH0311571B2 JPH0311571B2 JP57078264A JP7826482A JPH0311571B2 JP H0311571 B2 JPH0311571 B2 JP H0311571B2 JP 57078264 A JP57078264 A JP 57078264A JP 7826482 A JP7826482 A JP 7826482A JP H0311571 B2 JPH0311571 B2 JP H0311571B2
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- JP
- Japan
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- signal
- channel mos
- output
- mos transistor
- input
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
本発明はMOS回路を用いた半導体集積回路装
置（LSI）の出力回路に係り、特に出力ピン数の
多い高速なLSIに好適な出力回路に関する。
置（LSI）の出力回路に係り、特に出力ピン数の
多い高速なLSIに好適な出力回路に関する。
CMOS回路は定常状態では電源電流が流れな
いが、出力レベルが変化するときに配線やゲート
入力などの寄生容量を充放電するための電流が流
れる。この電流は負荷容量の大きな出力回路で特
に多く流れ、低速のLSIでは、その電流の立上り
が遅く、ピーク電流値が小さいため、それほど問
題にはならなかつたが、高速のLSIでは、電流の
立上りが速く、ピーク値が大きいので、電源配線
の抵抗やインダクタンスを通じて他の信号にノイ
ズを与え、装置の誤動作を生ずる原因となつてい
る。このため、従来は出力回路の信号切換時の誤
動作を防止するため、次のような対策を行なつて
いた。 (1) 誤動作を生ずるような大きなノイズが発生し
ないように電源電流のピーク値をおさえるた
め、出力回路のトランジスタの大きさを小さく
する。 (2) 電源配線のインピーダンスを小さくするた
め、電源ピン数を増加し、かつLSI上の電源配
線幅を広くする。 (3) 出力回路が数十個同時に切り換わるときに、
誤動作を生ずるようなノイズを発生するので、
同時に切り換える出力回路の数を制限する。 (4) 出力回路の負荷容量を小さくする。 (5) ノイズがのる信号がレベル信号であれば、ノ
イズのある期間はその信号を使わないように論
理設計をする。
いが、出力レベルが変化するときに配線やゲート
入力などの寄生容量を充放電するための電流が流
れる。この電流は負荷容量の大きな出力回路で特
に多く流れ、低速のLSIでは、その電流の立上り
が遅く、ピーク電流値が小さいため、それほど問
題にはならなかつたが、高速のLSIでは、電流の
立上りが速く、ピーク値が大きいので、電源配線
の抵抗やインダクタンスを通じて他の信号にノイ
ズを与え、装置の誤動作を生ずる原因となつてい
る。このため、従来は出力回路の信号切換時の誤
動作を防止するため、次のような対策を行なつて
いた。 (1) 誤動作を生ずるような大きなノイズが発生し
ないように電源電流のピーク値をおさえるた
め、出力回路のトランジスタの大きさを小さく
する。 (2) 電源配線のインピーダンスを小さくするた
め、電源ピン数を増加し、かつLSI上の電源配
線幅を広くする。 (3) 出力回路が数十個同時に切り換わるときに、
誤動作を生ずるようなノイズを発生するので、
同時に切り換える出力回路の数を制限する。 (4) 出力回路の負荷容量を小さくする。 (5) ノイズがのる信号がレベル信号であれば、ノ
イズのある期間はその信号を使わないように論
理設計をする。
しかし、(1)の方法では負荷駆動能力が低くな
り、MOSトランジスタの短チヤネル化による性
能向上を生かせない。また、大きな負荷電流を流
すことができないので、TTL回路の負荷を接続
すると、フアンアウト数を大きくできない。(2)の
方法は信号ピン数が減少し、LSIのチツプ面積が
大きくなる。(3)、(4)及び(5)の方法は論理設計上の
大きな制約となる。 従つて、本発明の目的は、負荷駆動能力が高く
大きな負荷電流を流すことができ、かつ信号切換
時の電源電流の立上り時間を大きくし、ピーク値
を小さくして、大きな電源ノイズを発生しないよ
うにした出力回路を提供にある。
り、MOSトランジスタの短チヤネル化による性
能向上を生かせない。また、大きな負荷電流を流
すことができないので、TTL回路の負荷を接続
すると、フアンアウト数を大きくできない。(2)の
方法は信号ピン数が減少し、LSIのチツプ面積が
大きくなる。(3)、(4)及び(5)の方法は論理設計上の
大きな制約となる。 従つて、本発明の目的は、負荷駆動能力が高く
大きな負荷電流を流すことができ、かつ信号切換
時の電源電流の立上り時間を大きくし、ピーク値
を小さくして、大きな電源ノイズを発生しないよ
うにした出力回路を提供にある。
本発明は、上記目的を達成するため、出力トラ
ンジスタを分割し、出力信号を切り換えるときは
一部の出力トランジスタのみを動作させ、出力が
反転したことを検出した後、全部の出力トランジ
スタを動作させるようにしたものである。
ンジスタを分割し、出力信号を切り換えるときは
一部の出力トランジスタのみを動作させ、出力が
反転したことを検出した後、全部の出力トランジ
スタを動作させるようにしたものである。
従つて、出力信号切換時の負荷容量の充放電は
一部の出力トランジスタのみで行なわれるので、
電源電流の立上り時間は大きく、ピーク値は小さ
くでき、しかも出力反転後は全部の出力トランジ
スタを動作させるので、大きな負荷電流を流すこ
とができる。 本願で開示される発明のうち、代表的なものの
概要は下記の通りである。 すなわち、 第一動作電位点VDDと出力ノードとの間にそ
のソース・ドレイン経路が接続された第１のＰチ
ヤネルMOSトランジスタQp7と、該出力ノード
と第二動作電位点GNDとの間にそのソース・ド
レイン経路が接続された第１のＮチヤネルMOS
トランジスタQo7とを具備し、該第１のＰチヤネ
ルMOSトランジスタQo7と該第１のＮチヤネル
MOSトランジスタQo7とが入力ノードの入力信号
Ｄに相補的に応答するMOS出力回路であつて、 上記第一動作電位点VDDと上記出力ノードと
の間にそのソース・ドレイン経路が接続された第
２のＰチヤネルMOSトランジスタQp8と、 上記出力ノードと上記第二動作電位点GND
との間にそのソース・ドレイン経路が接続された
第２のＮチヤネルMOSトランジスタQo8と、 上記入力ノードの上記入力信号Ｄの信号レベル
の変化に応答して該第２のＰチヤネルMOSトラ
ンジスタQo8と該第２のＮチヤネルMOSトランジ
スタQo8とが相補的に動作する如く、該第２のＰ
チヤネルMOSトランジスタQp8のゲ−トに第１の
制御信号を供給する一方、該第２のＮチヤネル
MOSトランジスタQo8のゲートに第２の制御信号
を供給する制御回路手段とをさらに具備してな
り、 上記入力ノードの上記入力信号Ｄの信号レベル
の変化に応答して上記第１のＰチヤネルMOSト
ランジスタQp7が非導通となる一方、上記第１の
ＮチヤネルMOSトランジスタQo7が導通となる際
に、上記第２のＰチヤネルMOSトランジスタQp8
と上記第２のＮチヤネルMOSトランジスタQo8と
がともに非導通となり、しかる後上記第２のＰチ
ヤネルMOSトランジスタQp8が非導通である一
方、上記第２のＮチヤネルMOSトランジスタQo8
が導通となるが如く、上記制御回路手段は上記第
２のＰチヤネルMOSトランジスタQp8のゲートと
上記第２のＮチヤネルMOSトランジスタQo8のゲ
ートとにそれぞれ上記第１の制御信号と上記第２
の制御信号とを供給し、 上記入力ノードの上記入力信号Ｄの信号レベル
の変化に応答して上記第１のＰチヤネルMOSト
ランジスタQp7が導通となる一方、上記第１のＮ
チヤネルMOSトランジスタQo7が非導通となる際
に、上記第２のＰチヤネルMOSトランジスタQp8
と上記第２のＮチヤネルMOSトランジスタQo8と
がともに非導通となり、しかる後上記第２のＮチ
ヤネルMOSトランジスタQo8が非導通である一
方、上記第２のＰチヤネルMOSトランジスタQp8
が導通となるが如く、上記制御回路手段は上記第
２のＰチヤネルMOSトランジスタQp8のゲートと
上記第２のＮチヤネルMOSトランジスタQo8のゲ
ートとそれぞれに上記第１の制御信号と上記第２
の制御信号とを供給することを特徴とする（第１
図参照）。 本発明のより具体的実施形態によれば、上記制
御回路手段は第１のNAND回路と第１のNOR回
路とにより構成され、上記第１のNAND回路の
第１の入力端子と上記第１のNOR回路の第１の
入力端子とは上記入力ノードの上記入力信号Ｄに
応答し、上記第１のNAND回路の第２の入力端
子と上記第１のNOR回路の第２の入力端子とは
上記入力ノードの上記入力信号Ｄの遅延信号に応
答し、上記第１のNAND回路の出力端子から上
記第１の制御信号が発生され、上記第１のNOR
回路の出力端子から上記第２の制御信号が発生さ
れることを特徴とする（第１図および第２図参
照）。 本発明のさらに具体的実施形態によれば、上記
入力ノードの上記入力信号Ｄは第２のNAND回
路の第１の入力端子と出力端子の間に信号経路を
介して上記第１のＰチヤネルMOSトランジスタ
Qp21のゲートに伝達され、上記入力ノードの上記
入力信号Ｄは第２のNOR回路の第１の入力端子
と出力端子の間の信号経路を介してと該第１のＮ
チヤネルMOSトランジスタQo21に伝達され、上
記出力ノードを高インピーダンスとする制御信
号に該第２のNAND回路の第２の入力端子と
該第２のNOR回路の第２の入力端子と上記第１
のNAND回路の第３の入力端子と上記第１の
NOR回路の第３の入力端子とが応答することを
特徴とする（第２図参照）。 本発明のより具体的実施形態によれば、上記第
１のNAND回路の上記第２の入力端子と上記第
１のNOR回路の上記第２の入力端子とが応答す
る上記入力ノードの上記入力信号Ｄの上記遅延信
号は上記出力ノードから得られることを特徴と
する（第１図および第２図参照）。 本発明のその他の特徴と利点とは、以下の実施
例から明らかとなろう。
一部の出力トランジスタのみで行なわれるので、
電源電流の立上り時間は大きく、ピーク値は小さ
くでき、しかも出力反転後は全部の出力トランジ
スタを動作させるので、大きな負荷電流を流すこ
とができる。 本願で開示される発明のうち、代表的なものの
概要は下記の通りである。 すなわち、 第一動作電位点VDDと出力ノードとの間にそ
のソース・ドレイン経路が接続された第１のＰチ
ヤネルMOSトランジスタQp7と、該出力ノード
と第二動作電位点GNDとの間にそのソース・ド
レイン経路が接続された第１のＮチヤネルMOS
トランジスタQo7とを具備し、該第１のＰチヤネ
ルMOSトランジスタQo7と該第１のＮチヤネル
MOSトランジスタQo7とが入力ノードの入力信号
Ｄに相補的に応答するMOS出力回路であつて、 上記第一動作電位点VDDと上記出力ノードと
の間にそのソース・ドレイン経路が接続された第
２のＰチヤネルMOSトランジスタQp8と、 上記出力ノードと上記第二動作電位点GND
との間にそのソース・ドレイン経路が接続された
第２のＮチヤネルMOSトランジスタQo8と、 上記入力ノードの上記入力信号Ｄの信号レベル
の変化に応答して該第２のＰチヤネルMOSトラ
ンジスタQo8と該第２のＮチヤネルMOSトランジ
スタQo8とが相補的に動作する如く、該第２のＰ
チヤネルMOSトランジスタQp8のゲ−トに第１の
制御信号を供給する一方、該第２のＮチヤネル
MOSトランジスタQo8のゲートに第２の制御信号
を供給する制御回路手段とをさらに具備してな
り、 上記入力ノードの上記入力信号Ｄの信号レベル
の変化に応答して上記第１のＰチヤネルMOSト
ランジスタQp7が非導通となる一方、上記第１の
ＮチヤネルMOSトランジスタQo7が導通となる際
に、上記第２のＰチヤネルMOSトランジスタQp8
と上記第２のＮチヤネルMOSトランジスタQo8と
がともに非導通となり、しかる後上記第２のＰチ
ヤネルMOSトランジスタQp8が非導通である一
方、上記第２のＮチヤネルMOSトランジスタQo8
が導通となるが如く、上記制御回路手段は上記第
２のＰチヤネルMOSトランジスタQp8のゲートと
上記第２のＮチヤネルMOSトランジスタQo8のゲ
ートとにそれぞれ上記第１の制御信号と上記第２
の制御信号とを供給し、 上記入力ノードの上記入力信号Ｄの信号レベル
の変化に応答して上記第１のＰチヤネルMOSト
ランジスタQp7が導通となる一方、上記第１のＮ
チヤネルMOSトランジスタQo7が非導通となる際
に、上記第２のＰチヤネルMOSトランジスタQp8
と上記第２のＮチヤネルMOSトランジスタQo8と
がともに非導通となり、しかる後上記第２のＮチ
ヤネルMOSトランジスタQo8が非導通である一
方、上記第２のＰチヤネルMOSトランジスタQp8
が導通となるが如く、上記制御回路手段は上記第
２のＰチヤネルMOSトランジスタQp8のゲートと
上記第２のＮチヤネルMOSトランジスタQo8のゲ
ートとそれぞれに上記第１の制御信号と上記第２
の制御信号とを供給することを特徴とする（第１
図参照）。 本発明のより具体的実施形態によれば、上記制
御回路手段は第１のNAND回路と第１のNOR回
路とにより構成され、上記第１のNAND回路の
第１の入力端子と上記第１のNOR回路の第１の
入力端子とは上記入力ノードの上記入力信号Ｄに
応答し、上記第１のNAND回路の第２の入力端
子と上記第１のNOR回路の第２の入力端子とは
上記入力ノードの上記入力信号Ｄの遅延信号に応
答し、上記第１のNAND回路の出力端子から上
記第１の制御信号が発生され、上記第１のNOR
回路の出力端子から上記第２の制御信号が発生さ
れることを特徴とする（第１図および第２図参
照）。 本発明のさらに具体的実施形態によれば、上記
入力ノードの上記入力信号Ｄは第２のNAND回
路の第１の入力端子と出力端子の間に信号経路を
介して上記第１のＰチヤネルMOSトランジスタ
Qp21のゲートに伝達され、上記入力ノードの上記
入力信号Ｄは第２のNOR回路の第１の入力端子
と出力端子の間の信号経路を介してと該第１のＮ
チヤネルMOSトランジスタQo21に伝達され、上
記出力ノードを高インピーダンスとする制御信
号に該第２のNAND回路の第２の入力端子と
該第２のNOR回路の第２の入力端子と上記第１
のNAND回路の第３の入力端子と上記第１の
NOR回路の第３の入力端子とが応答することを
特徴とする（第２図参照）。 本発明のより具体的実施形態によれば、上記第
１のNAND回路の上記第２の入力端子と上記第
１のNOR回路の上記第２の入力端子とが応答す
る上記入力ノードの上記入力信号Ｄの上記遅延信
号は上記出力ノードから得られることを特徴と
する（第１図および第２図参照）。 本発明のその他の特徴と利点とは、以下の実施
例から明らかとなろう。
以下、本発明を実施例により詳細に説明する。
第１図に本発明を用いた出力回路の回路図を示
す。第１図において、Qp1〜Qp7はＰチヤネル
MOSトランジスタ、Qo1〜Qo7はＮチヤネルMOS
トランジスタであり、１はQp1とQo1で構成され
るインバータの出力信号、２はQp2とQo2で構成
されるインバータの出力信号、３はQp3，Qp4，
Qo3，Qo4で構成される２入力NAND回路の出力
信号、４はQp5，Qp6，Qo5，Qo6で構成される２
入力NOR回路の出力信号である。出力トランジ
スタはQp7とQp8、Qo7とQo8に分割し、Qp7とQo7
のゲート入力は信号２と、Qp8のゲート入力は信
号３と、Qo8のゲート入力は信号４と接続する。
Ｄは入力信号、は入力信号の否定をとつた出力
信号であり、VDDは電源電圧である。はじめに入
力信号Ｄは低レベルにあるとすると、出力信号
はハイレベルであるので、Qp1，Qo2，Qo3，Qo4，
Qo5，Qo6，Qo7，Qo8が導通して、信号１が高レ
ベル、信号２が低レベル、信号３が低レベル、信
号４が低レベル、出力信号が高レベルである。
この状態から入力信号Ｄが高レベルに変化する
と、Qp1，Qo2，Qo3，Qo5がしや断、Qo1，Qp2，
Qp3，Qp5が導通し、一方出力入力がハイレベ
ルからローレベルに変化するまではQp4，Qp6が
しや断状態、Qo4，Qo6が導通状態のままである
から、信号１が低レベル、信号２が高レベル、信
号３が高レベル、信号４が低レベルになり、出力
トランジスタはQp7，Qp8，Qo8がしや断し、Qo7
のみが導通する。従つて、出力端子に接続されて
いる負荷容量の電荷はQo7を通じて放電され、出
力信号は高レベルから低レベルに変化する。出
力信号が低レベルになるとQo4，Qo6がしや断
し、Qp4，Qp6が導通するので、信号３は高レベ
ルのままであるが、信号４は高レベルになつて出
力トランジスタQo8が導通し、最終的にQo7とQo8
がともに導通して出力信号Ｏが低レベルになる。
さらに、この状態から入力信号が低レベルに変化
すると、Qo1，Qp2，Qp3，Qp5がしや断、Qp1，
Qo2，Qo3，Qo5、が導通し、一方、出力信号が
ローレベルからハイレベルに変化するまでは
Qo4，Qo6がしや断状態、Qp4，Qp6が導通状態の
ままであるから、信号１が高レベル、信号２が低
レベル、信号３が高レベル、信号４が低レベルに
なり、出力トランジスタはQo7，Qp8，Qo8がしや
断し、Qp7のみが導通する。従つて、出力端子に
接続されている負荷容量はQp7を通じて充電さ
れ、出力信号は低レベルから高レベルに変化す
る。出力信号が高レベルになるとQp4，Qp6が
しや断し、Qo4，Qo6が導通するので、信号４は
低レベルのままであるが、信号３は低レベルにな
つて、出力トランジスタQp8が導通し、最終的に
Qp7とQp8がともに導通して、出力信号が高レ
ベルになる。従つて、出力信号が変化するとき
は、出力トランジスタの一部Qp7，Qo7が動作し
て出力端子に接続される負荷容量が充放電され、
出力信号が変化した後残りの出力トランジスタ
Qp8またはQo8が導通するので、出力トランジス
タQp7，Qo7，Qp8，Qo8の寸法を適当に選ぶこと
により、出力が変わるときの電源電流の立上り時
間を大きく、そのピーク値を小さくでき、かつ直
流負荷電流を多く流すことができる。 第２図に本発明の別の実施例の回路図を示す。
本実施例は、トライステート出力回路である。第
２図において、Qp8，Qp9，Qp10，Qp11，Qp12，
Qp13，Qp14，Qp15，Qp16，Qp17，Qp18，Qp19，
Qp20，Qp21，Qp22はＰチヤネルMOSトランジス
タ、Qo8，Qo9，Qo10，Qo11，Qo12，Qo13，Qo14，
Qo15，Qo16，Qo17，Qo18，Qo19，Qo20，Qo21，
Qo22はＮチヤネルMOSトランジスタであり、５
はQp8，Qo8で構成されるインバータの出力信号、
６はQp9，Qo9で構成されるインバータの出力信
号、７はQp10，Qo10で構成されるインバータの出
力信号、８はQp11，Qp12，Qo11，Qo12で構成され
る２入力NAND回路の出力信号、９はQp13，
Qp14，Qo13，Qo14で構成される２入力NOR回路
の出力信号、１０はQp15，Qp16，Qp17，Qo15，
Qo16，Qo17で構成される３入力NAND回路の出
力信号、１１はQp18，Qp19，Qp20，Qo18，Qo19，
Qo20で構成される３入力NOR回路の出力信号で
ある。出力トランジスタはQp21とQp22、Qo21と
Qo22に分割し、Qp21のゲート入力は信号８と、
Qo21のゲート入力は信号９と、Qp22のゲート入力
は信号１０と、Qo22のゲート入力は信号１１と
各々接続する。Ｄはデータ入力信号、はトラ
イステート出力のEnable信号の否定入力信号、
Ｏはデータ入力の否定出力信号であり、VDDは電
源電圧である。信号が高レベルのとき、Qo9，
Qp10，Qp12，Qo14，Qp16，Qo19が導通して、信号
６が低レベル、信号７が高レベル、信号８が高レ
ベル、信号９が低レベル、信号１０が高レベル、
信号１１が低レベルになり、出力トランジスタ
Qp21，Qp22，Qo21，Qo22はいずれもしや断状態
で、出力は高インピーダンスである。次に、デ
ータ入力Ｄが低レベルのときに、信号が高レ
ベルから低レベルに変化すると、データ入力Ｄが
低レベルであるから、Qp8が導通して信号５が高
レベルとなり、Qo11，Qo13，Qo15，Qo18が導通し
ている。一方、信号が高レベルから低レベル
に変化すると、Qo9，Qp10，Qp12，Qo14，Qp16，
Qo19がしや断し、Qp9，Qo10，Qo12，Qp14，Qo16，
Qp19が導通して、信号６は高レベル、信号７は低
レベル、信号８は低レベル、信号９は低レベルに
なり、出力トランジスタはQp21が導通する。この
ため、出力信号は高レベルとなりQp17，Qp20が
しや断し、Qo17，Qo20が導通して信号１０が低レ
ベル、信号１１が低レベルになつて出力トランジ
スタQp22を導通する。この状態からデータ入力Ｄ
が高レベルに変化するとQp8，Qo11，Qo13，Qo15，
Qo18がしや断し、Qo8，Qp11，Qp13，Qp15，Qp18
が導通して、信号５が低レベル、信号８が高レベ
ル、信号９が高レベルになり、出力トランジスタ
Qp21がしや断し、Qo21が導通する。一方、出力信
号が高レベルにある間はQp17，Qp20がしや断、
Qo17，Qo20が導通状態にあるから、信号１０は高
レベル、信号１１は低レベルになり、出力トラン
ジスタQp22，Qo22はともにしや断状態になる。従
つて、出力端子の負荷容量の電荷は出力トランジ
スタQo21を通して放電される。これにより、出力
信号が低レベルになるとQo17，Qo20がしや断
し、Qp17，Qp20が導通するので信号１０が高レベ
ル、信号１１が高レベルになり、出力トランジス
タQo22が導通状態になる。さらに、データ入力Ｄ
が再び低レベルに変化するとQo8，Qp11，Qp13，
Qp15，Qp18がしや断し、Qp8，Qo11，Qo13，Qo15，
Qo18が導通して、信号５が高レベル、信号８が低
レベル、信号９が低レベルになり、出力トランジ
スタQo21がしや断し、Qp21が導通する。一方、出
力信号が低レベルにある間は、Qo17，Qo20がし
や断、Qp17，Qp20が導通状態にあるから、信号１
０は高レベル、信号１１は低レベルになり、出力
トランジスタQp22，Qo22はともにしや断状態にな
る。従つて、出力端子の負荷容量は出力トランジ
スタQp21のみを通して充電される。これにより、
出力信号が高レベルになるとQp17，Qp20がしや
断し、Qo17，Qo20が導通するので信号１０が低レ
ベル、信号１１が低レベルになり、出力トランジ
スタQp22が導通状態になる。ここで、信号が
高レベルになると、Qp9，Qo10，Qo12，Qp14，
Qo16，Qp19、がしや断し、Qo9，Qp10，Qp12，
Qo14，Qp16，Qo19が導通して、信号６が低レベ
ル、信号７が高レベル、信号８が高レベル、信号
９が低レベル、信号１０が高レベル、信号１１が
低レベルになるので、出力トランジスタQp21，
Qo21，Qp22，Qo22はすべてしや断状態となり、出
力は高インピーダンスになる。最後に、データ
出力Ｄが高レベルになつた後、信号が低レベ
ルに変化すると、データ入力ＤによりQp8，Qo11，
Qo13，Qo15，Qo18がしや断し、Qo8，Qp11，Qp13，
Qp15，Qp18が導通し、信号によりQo9，Qp10，
Qp12，Qo14，Qp16，Qo19がしや断、Qp9，Qo10，
Qo12，Qp14，Qo16，Qp19が導通して、信号５が低
レベル、信号６が高レベル、信号７が低レベル、
信号８が高レベル、信号９が高レベルになるの
で、出力トランジスタQo21が導通する。出力信号
Ｏが高レベルの間にはQp17，Qp20がしや断、
Qo17，Qo20が導通しているので出力トランジスタ
Qp22，Qo22はともにしや断状態にあるが、出力端
子の負荷容量の電荷がQo21を通じて放電され出力
信号が低レベルになると、Qo17，Qo20がしや断
Qp17，Qo20が導通して出力トランジスタQo22が導
通する。以上説明したように、本実施例において
も出力信号が変化するときは出力トランジスタ
の一部Qp21，Qo21が動作して、出力端子に接続さ
れる負荷容量が充放電され、出力信号が変化し
た後残りの出力トランジスタQp22または、Qo22を
導通させることができる。
第１図に本発明を用いた出力回路の回路図を示
す。第１図において、Qp1〜Qp7はＰチヤネル
MOSトランジスタ、Qo1〜Qo7はＮチヤネルMOS
トランジスタであり、１はQp1とQo1で構成され
るインバータの出力信号、２はQp2とQo2で構成
されるインバータの出力信号、３はQp3，Qp4，
Qo3，Qo4で構成される２入力NAND回路の出力
信号、４はQp5，Qp6，Qo5，Qo6で構成される２
入力NOR回路の出力信号である。出力トランジ
スタはQp7とQp8、Qo7とQo8に分割し、Qp7とQo7
のゲート入力は信号２と、Qp8のゲート入力は信
号３と、Qo8のゲート入力は信号４と接続する。
Ｄは入力信号、は入力信号の否定をとつた出力
信号であり、VDDは電源電圧である。はじめに入
力信号Ｄは低レベルにあるとすると、出力信号
はハイレベルであるので、Qp1，Qo2，Qo3，Qo4，
Qo5，Qo6，Qo7，Qo8が導通して、信号１が高レ
ベル、信号２が低レベル、信号３が低レベル、信
号４が低レベル、出力信号が高レベルである。
この状態から入力信号Ｄが高レベルに変化する
と、Qp1，Qo2，Qo3，Qo5がしや断、Qo1，Qp2，
Qp3，Qp5が導通し、一方出力入力がハイレベ
ルからローレベルに変化するまではQp4，Qp6が
しや断状態、Qo4，Qo6が導通状態のままである
から、信号１が低レベル、信号２が高レベル、信
号３が高レベル、信号４が低レベルになり、出力
トランジスタはQp7，Qp8，Qo8がしや断し、Qo7
のみが導通する。従つて、出力端子に接続されて
いる負荷容量の電荷はQo7を通じて放電され、出
力信号は高レベルから低レベルに変化する。出
力信号が低レベルになるとQo4，Qo6がしや断
し、Qp4，Qp6が導通するので、信号３は高レベ
ルのままであるが、信号４は高レベルになつて出
力トランジスタQo8が導通し、最終的にQo7とQo8
がともに導通して出力信号Ｏが低レベルになる。
さらに、この状態から入力信号が低レベルに変化
すると、Qo1，Qp2，Qp3，Qp5がしや断、Qp1，
Qo2，Qo3，Qo5、が導通し、一方、出力信号が
ローレベルからハイレベルに変化するまでは
Qo4，Qo6がしや断状態、Qp4，Qp6が導通状態の
ままであるから、信号１が高レベル、信号２が低
レベル、信号３が高レベル、信号４が低レベルに
なり、出力トランジスタはQo7，Qp8，Qo8がしや
断し、Qp7のみが導通する。従つて、出力端子に
接続されている負荷容量はQp7を通じて充電さ
れ、出力信号は低レベルから高レベルに変化す
る。出力信号が高レベルになるとQp4，Qp6が
しや断し、Qo4，Qo6が導通するので、信号４は
低レベルのままであるが、信号３は低レベルにな
つて、出力トランジスタQp8が導通し、最終的に
Qp7とQp8がともに導通して、出力信号が高レ
ベルになる。従つて、出力信号が変化するとき
は、出力トランジスタの一部Qp7，Qo7が動作し
て出力端子に接続される負荷容量が充放電され、
出力信号が変化した後残りの出力トランジスタ
Qp8またはQo8が導通するので、出力トランジス
タQp7，Qo7，Qp8，Qo8の寸法を適当に選ぶこと
により、出力が変わるときの電源電流の立上り時
間を大きく、そのピーク値を小さくでき、かつ直
流負荷電流を多く流すことができる。 第２図に本発明の別の実施例の回路図を示す。
本実施例は、トライステート出力回路である。第
２図において、Qp8，Qp9，Qp10，Qp11，Qp12，
Qp13，Qp14，Qp15，Qp16，Qp17，Qp18，Qp19，
Qp20，Qp21，Qp22はＰチヤネルMOSトランジス
タ、Qo8，Qo9，Qo10，Qo11，Qo12，Qo13，Qo14，
Qo15，Qo16，Qo17，Qo18，Qo19，Qo20，Qo21，
Qo22はＮチヤネルMOSトランジスタであり、５
はQp8，Qo8で構成されるインバータの出力信号、
６はQp9，Qo9で構成されるインバータの出力信
号、７はQp10，Qo10で構成されるインバータの出
力信号、８はQp11，Qp12，Qo11，Qo12で構成され
る２入力NAND回路の出力信号、９はQp13，
Qp14，Qo13，Qo14で構成される２入力NOR回路
の出力信号、１０はQp15，Qp16，Qp17，Qo15，
Qo16，Qo17で構成される３入力NAND回路の出
力信号、１１はQp18，Qp19，Qp20，Qo18，Qo19，
Qo20で構成される３入力NOR回路の出力信号で
ある。出力トランジスタはQp21とQp22、Qo21と
Qo22に分割し、Qp21のゲート入力は信号８と、
Qo21のゲート入力は信号９と、Qp22のゲート入力
は信号１０と、Qo22のゲート入力は信号１１と
各々接続する。Ｄはデータ入力信号、はトラ
イステート出力のEnable信号の否定入力信号、
Ｏはデータ入力の否定出力信号であり、VDDは電
源電圧である。信号が高レベルのとき、Qo9，
Qp10，Qp12，Qo14，Qp16，Qo19が導通して、信号
６が低レベル、信号７が高レベル、信号８が高レ
ベル、信号９が低レベル、信号１０が高レベル、
信号１１が低レベルになり、出力トランジスタ
Qp21，Qp22，Qo21，Qo22はいずれもしや断状態
で、出力は高インピーダンスである。次に、デ
ータ入力Ｄが低レベルのときに、信号が高レ
ベルから低レベルに変化すると、データ入力Ｄが
低レベルであるから、Qp8が導通して信号５が高
レベルとなり、Qo11，Qo13，Qo15，Qo18が導通し
ている。一方、信号が高レベルから低レベル
に変化すると、Qo9，Qp10，Qp12，Qo14，Qp16，
Qo19がしや断し、Qp9，Qo10，Qo12，Qp14，Qo16，
Qp19が導通して、信号６は高レベル、信号７は低
レベル、信号８は低レベル、信号９は低レベルに
なり、出力トランジスタはQp21が導通する。この
ため、出力信号は高レベルとなりQp17，Qp20が
しや断し、Qo17，Qo20が導通して信号１０が低レ
ベル、信号１１が低レベルになつて出力トランジ
スタQp22を導通する。この状態からデータ入力Ｄ
が高レベルに変化するとQp8，Qo11，Qo13，Qo15，
Qo18がしや断し、Qo8，Qp11，Qp13，Qp15，Qp18
が導通して、信号５が低レベル、信号８が高レベ
ル、信号９が高レベルになり、出力トランジスタ
Qp21がしや断し、Qo21が導通する。一方、出力信
号が高レベルにある間はQp17，Qp20がしや断、
Qo17，Qo20が導通状態にあるから、信号１０は高
レベル、信号１１は低レベルになり、出力トラン
ジスタQp22，Qo22はともにしや断状態になる。従
つて、出力端子の負荷容量の電荷は出力トランジ
スタQo21を通して放電される。これにより、出力
信号が低レベルになるとQo17，Qo20がしや断
し、Qp17，Qp20が導通するので信号１０が高レベ
ル、信号１１が高レベルになり、出力トランジス
タQo22が導通状態になる。さらに、データ入力Ｄ
が再び低レベルに変化するとQo8，Qp11，Qp13，
Qp15，Qp18がしや断し、Qp8，Qo11，Qo13，Qo15，
Qo18が導通して、信号５が高レベル、信号８が低
レベル、信号９が低レベルになり、出力トランジ
スタQo21がしや断し、Qp21が導通する。一方、出
力信号が低レベルにある間は、Qo17，Qo20がし
や断、Qp17，Qp20が導通状態にあるから、信号１
０は高レベル、信号１１は低レベルになり、出力
トランジスタQp22，Qo22はともにしや断状態にな
る。従つて、出力端子の負荷容量は出力トランジ
スタQp21のみを通して充電される。これにより、
出力信号が高レベルになるとQp17，Qp20がしや
断し、Qo17，Qo20が導通するので信号１０が低レ
ベル、信号１１が低レベルになり、出力トランジ
スタQp22が導通状態になる。ここで、信号が
高レベルになると、Qp9，Qo10，Qo12，Qp14，
Qo16，Qp19、がしや断し、Qo9，Qp10，Qp12，
Qo14，Qp16，Qo19が導通して、信号６が低レベ
ル、信号７が高レベル、信号８が高レベル、信号
９が低レベル、信号１０が高レベル、信号１１が
低レベルになるので、出力トランジスタQp21，
Qo21，Qp22，Qo22はすべてしや断状態となり、出
力は高インピーダンスになる。最後に、データ
出力Ｄが高レベルになつた後、信号が低レベ
ルに変化すると、データ入力ＤによりQp8，Qo11，
Qo13，Qo15，Qo18がしや断し、Qo8，Qp11，Qp13，
Qp15，Qp18が導通し、信号によりQo9，Qp10，
Qp12，Qo14，Qp16，Qo19がしや断、Qp9，Qo10，
Qo12，Qp14，Qo16，Qp19が導通して、信号５が低
レベル、信号６が高レベル、信号７が低レベル、
信号８が高レベル、信号９が高レベルになるの
で、出力トランジスタQo21が導通する。出力信号
Ｏが高レベルの間にはQp17，Qp20がしや断、
Qo17，Qo20が導通しているので出力トランジスタ
Qp22，Qo22はともにしや断状態にあるが、出力端
子の負荷容量の電荷がQo21を通じて放電され出力
信号が低レベルになると、Qo17，Qo20がしや断
Qp17，Qo20が導通して出力トランジスタQo22が導
通する。以上説明したように、本実施例において
も出力信号が変化するときは出力トランジスタ
の一部Qp21，Qo21が動作して、出力端子に接続さ
れる負荷容量が充放電され、出力信号が変化し
た後残りの出力トランジスタQp22または、Qo22を
導通させることができる。
以上説明した如く本発明によれば出力トランジ
スタを分割して、出力信号を反転させる時はその
一部のみを動作させて負荷容量を充放電し、出力
信号が反転した後は出力トランジスタの全部を動
作させるので、出力信号を反転させる時に流れる
電源電流の立上りは遅く、ピーク値は小さくでき
従つて電源ノイズを小さくできる。一方、直流的
には全部のトランジスタを動作させるので、大き
な負荷電流を流すことができ、TTL回路の負荷
を多数接続することが可能になる。
スタを分割して、出力信号を反転させる時はその
一部のみを動作させて負荷容量を充放電し、出力
信号が反転した後は出力トランジスタの全部を動
作させるので、出力信号を反転させる時に流れる
電源電流の立上りは遅く、ピーク値は小さくでき
従つて電源ノイズを小さくできる。一方、直流的
には全部のトランジスタを動作させるので、大き
な負荷電流を流すことができ、TTL回路の負荷
を多数接続することが可能になる。
第１図は本発明の一実施例の回路構成を示す
図、第２図は本発明の他の実施例の回路構成を示
す図である。 Qp1〜Qp22…ＰチヤネルMOSトランジスタ、
Qo1〜Qo22…ＮチヤネルMOSトランジスタ、Qp7，
Qo7，Qp8，Qo8，Qp21，Qo21，Qp22，Qo22…出力
トランジスタ、Ｄ…データ入力信号、…データ
入力の否定出力信号、…トライステート出力
のEnable信号の否定入力信号、VDD…電源電圧。
図、第２図は本発明の他の実施例の回路構成を示
す図である。 Qp1〜Qp22…ＰチヤネルMOSトランジスタ、
Qo1〜Qo22…ＮチヤネルMOSトランジスタ、Qp7，
Qo7，Qp8，Qo8，Qp21，Qo21，Qp22，Qo22…出力
トランジスタ、Ｄ…データ入力信号、…データ
入力の否定出力信号、…トライステート出力
のEnable信号の否定入力信号、VDD…電源電圧。
Claims (1)
- 【特許請求の範囲】 １ 第一動作電位点と出力ノードとの間にそのソ
ース・ドレイン経路が接続された第１のＰチヤネ
ルMOSトランジスタと、該出力ノードと第二動
作電位点との間にそのソース・ドレイン経路が接
続された第１のＮチヤネルMOSトランジスタと
を具備し、該第１のＰチヤネルMOSトランジス
タと該第１のＮチヤネルMOSトランジスタとが
入力ノードの入力信号に相補的に応答するMOS
出力回路であつて、 上記第一動作電位点と上記出力ノードとの間に
そのソース・ドレイン経路が接続された第２のＰ
チヤネルMOSトランジスタと、 上記出力ノードと上記第二動作電位点との間に
そのソース・ドレイン経路が接続された第２のＮ
チヤネルMOSトランジスタと、 上記入力ノードの上記入力信号の信号レベルの
変化に応答して該第２のＰチヤネルMOSトラン
ジスタと該第２のＮチヤネルMOSトランジスタ
とが相補的に動作する如く、該第２のＰチヤネル
MOSトランジスタのゲートに第１の制御信号を
供給する一方、該第２のＮチヤネルMOSトラン
ジスタのゲートに第２の制御信号を供給する制御
回路手段とをさらに具備してなり、 上記入力ノードの上記入力信号の信号レベルの
変化に応答して上記第１のＰチヤネルMOSトラ
ンジスタが非導通となる一方、上記第１のＮチヤ
ネルMOSトランジスタが導通となる際に、上記
第２のＰチヤネルMOSトランジスタと上記第２
のＮチヤネルMOSトランジスタとがともに非導
通となり、しかる後上記第２のＰチヤネルMOS
トランジスタが非導通である一方、上記第２のＮ
チヤネルMOSトランジスタが導通となるが如く、
上記制御回路手段は上記第２のＰチヤネルMOS
トランジスタのゲートと上記第２のＮチヤネル
MOSトランジスタのゲートとにそれぞれ上記第
１の制御信号と上記第２の制御信号とを供給し、 上記入力ノードの上記入力信号の信号レベルの
変化に応答して上記第１のＰチヤネルMOSトラ
ンジスタが導通となる一方、上記第１のＮチヤネ
ルMOSトランジスタが非導通となる際に、上記
第２のＰチヤネルMOSトランジスタと上記第２
のＮチヤネルMOSトランジスタとがともに非導
通となり、しかる後上記第２のＮチヤネルMOS
トランジスタが非導通である一方、上記第２のＰ
チヤネルMOSトランジスタが導通となるが如く、
上記制御回路手段は上記第２のＰチヤネルMOS
トランジスタのゲートと上記第２のＮチヤネル
MOSトランジスタのゲートとにそれぞれ上記第
１の制御信号と上記第２の制御信号とを供給する
ことを特徴とするMOS出力回路。 ２ 上記制御回路手段は第１のNAND回路と第
１のNOR回路とにより構成され、上記第１の
NAND回路の第１の入力端子と上記第１のNOR
回路の第１の入力端子とは上記入力ノードの上記
入力信号に応答し、上記第１のNAND回路の第
２の入力端子と上記第１のNOR回路の第２の入
力端子とは上記入力ノードの上記入力信号の遅延
信号に応答し、上記第１のNAND回路の出力端
子から上記第１の制御信号が発生され、上記第１
のNOR回路の出力端子から上記第２の制御信号
が発生されることを特徴とする特許請求の範囲第
１項に記載のMOS出力回路。 ３ 上記入力ノードの上記入力信号は第２の
NAND回路の第１の入力端子と出力端子の間の
信号経路を介して上記第１のＰチヤネルMOSト
ランジスタのゲートに伝達され、上記入力ノード
の上記入力信号は第２のNOR回路の第１の入力
端子と出力端子の間の信号経路を介してと該第１
のＮチヤネルMOSトランジスタに伝達され、上
記出力ノードを高インピーダンスとする制御信号
に該第２のNAND回路の第２の入力端子と該第
２のNOR回路の第２の入力端子と上記第１の
NAND回路の第３の入力端子と上記第１のNOR
回路の第３の入力端子とが応答することを特徴と
する特許請求の範囲第２項に記載のMOS出力回
路。 ４ 上記第１のNAND回路の上記第２の入力端
子と上記第１のNOR回路の上記第２の入力端子
とが応答する上記入力ノードの上記入力信号の上
記遅延信号は上記出力ノードから得られることを
特徴とする特許請求の範囲第２項または第３項に
記載のMOS出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078264A JPS58196726A (ja) | 1982-05-12 | 1982-05-12 | Ｍｏｓ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078264A JPS58196726A (ja) | 1982-05-12 | 1982-05-12 | Ｍｏｓ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58196726A JPS58196726A (ja) | 1983-11-16 |
| JPH0311571B2 true JPH0311571B2 (ja) | 1991-02-18 |
Family
ID=13657117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57078264A Granted JPS58196726A (ja) | 1982-05-12 | 1982-05-12 | Ｍｏｓ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196726A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722261B2 (ja) * | 1984-12-03 | 1995-03-08 | 沖電気工業株式会社 | Ｍｏｓ駆動回路 |
| JP2557619B2 (ja) * | 1985-01-19 | 1996-11-27 | 三洋電機株式会社 | 信号出力回路 |
| JPH0710044B2 (ja) * | 1985-12-17 | 1995-02-01 | 株式会社東芝 | 論理回路 |
| JPS62193316A (ja) * | 1986-02-19 | 1987-08-25 | Sony Corp | 出力回路 |
| JPS62220026A (ja) * | 1986-03-20 | 1987-09-28 | Toshiba Corp | 出力バツフア回路 |
| JPH0732356B2 (ja) * | 1986-03-31 | 1995-04-10 | 株式会社東芝 | 出力回路 |
| US4731553A (en) * | 1986-09-30 | 1988-03-15 | Texas Instruments Incorporated | CMOS output buffer having improved noise characteristics |
| JPS63234622A (ja) * | 1987-03-23 | 1988-09-29 | Toshiba Corp | デ−タ出力回路 |
| JPH025610A (ja) * | 1988-06-24 | 1990-01-10 | Toshiba Corp | 出力回路 |
| US5097148A (en) * | 1990-04-25 | 1992-03-17 | At&T Bell Laboratories | Integrated circuit buffer with improved drive capability |
| JPH0738408A (ja) * | 1993-07-19 | 1995-02-07 | Sharp Corp | バッファ回路 |
| JPH0738410A (ja) * | 1993-07-21 | 1995-02-07 | Oki Electric Ind Co Ltd | 出力バッファ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5471958A (en) * | 1977-11-21 | 1979-06-08 | Hitachi Ltd | Logical operation unit |
-
1982
- 1982-05-12 JP JP57078264A patent/JPS58196726A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58196726A (ja) | 1983-11-16 |
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