JPH025610A - 出力回路 - Google Patents
出力回路Info
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- JPH025610A JPH025610A JP63156461A JP15646188A JPH025610A JP H025610 A JPH025610 A JP H025610A JP 63156461 A JP63156461 A JP 63156461A JP 15646188 A JP15646188 A JP 15646188A JP H025610 A JPH025610 A JP H025610A
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- output
- gate
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- signal
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/12—Modifications for increasing the maximum permissible switched current
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- H—ELECTRICITY
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
- H03K17/164—Soft switching using parallel switching arrangements
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は低電圧出力信号をレベルシフトして高電圧出
力信号として出力する高耐圧の出力回路に関する。
力信号として出力する高耐圧の出力回路に関する。
（従来の技術）
一般にエレクトロ・ルミネッセンス（Ｅ Ｌ）拳デイス
プレィやプラズマ・デイスプレィ・パネル（ＰＤＰ）等
の発光型デイスプレィの駆動用ＩＣは、高い駆動電圧を
必要とするため、高耐圧の駆動用ＩＣが使用されている
。この駆動用ＩＣにおける出力回路では、高耐圧に加え
てスイッチング時間の短縮、消費電流の低減化が要求さ
れている。このため、入力信号をＣＭＯ５回路で受け、
低電圧信号を出力し、これをレベルシフトした高電圧信
号をプッシュプル型の出力段がら出力するようにしてい
る。
プレィやプラズマ・デイスプレィ・パネル（ＰＤＰ）等
の発光型デイスプレィの駆動用ＩＣは、高い駆動電圧を
必要とするため、高耐圧の駆動用ＩＣが使用されている
。この駆動用ＩＣにおける出力回路では、高耐圧に加え
てスイッチング時間の短縮、消費電流の低減化が要求さ
れている。このため、入力信号をＣＭＯ５回路で受け、
低電圧信号を出力し、これをレベルシフトした高電圧信
号をプッシュプル型の出力段がら出力するようにしてい
る。
第２図は上記したような駆動用ＩＣに使用される従来の
出力回路を示す回路図である。低電圧電源■Ｄ Ｄ ＋
接地電圧ＶＳ２間には、ＰチャネルＭＯＳ）ランジス
タ１１． ＮチャネルＭＯＳトランジスタ１２それぞれ
のゲート及びドレインが共通接続されて構成されるＣＭ
ＯＳインバータ回路１３が挿入されている。また、高電
圧電源Ｖｃｃには高耐圧用のＰＮＰ）ランジスタ１４の
エミッタが接続されている。このトランジスタ１４はマ
ルチコレクタ構造になっており、一方のコレクタはこの
トランジスタ１４のベースに接続されている。ＰＮＰト
ランジスタ１４のベースは、ゲートが上記ＣＭＯＳイン
バータ回路１３の共通ドレインに接続され、ソースが接
地電圧Ｖｓｓに接続されたＮチャネルＤＭＯＳ）ランジ
スタ１５のドレインに接続されている。ＰＮＰ ）ラン
ジスタ１４の他方のコレクタは、ゲートが」１記ＣＭＯ
Ｓインバータ回路１３の共通ゲートに接続され、ソース
が接地電圧ＶＳＳに接続された出力プルダウン用Ｎチャ
ネルＤＭＯＳ トラジスタＩ６のドレインに接続されて
いる。さらに、上記トランジスタ１４の他方のコレクタ
は、出カブルアツブ用のＮチャネルＤＭＯＳ）ランスタ
１７のゲートが接続されている。このトランジスタ１７
のドレインは直重圧電Ｒｖｃｃに接続され、ゲート。
出力回路を示す回路図である。低電圧電源■Ｄ Ｄ ＋
接地電圧ＶＳ２間には、ＰチャネルＭＯＳ）ランジス
タ１１． ＮチャネルＭＯＳトランジスタ１２それぞれ
のゲート及びドレインが共通接続されて構成されるＣＭ
ＯＳインバータ回路１３が挿入されている。また、高電
圧電源Ｖｃｃには高耐圧用のＰＮＰ）ランジスタ１４の
エミッタが接続されている。このトランジスタ１４はマ
ルチコレクタ構造になっており、一方のコレクタはこの
トランジスタ１４のベースに接続されている。ＰＮＰト
ランジスタ１４のベースは、ゲートが上記ＣＭＯＳイン
バータ回路１３の共通ドレインに接続され、ソースが接
地電圧Ｖｓｓに接続されたＮチャネルＤＭＯＳ）ランジ
スタ１５のドレインに接続されている。ＰＮＰ ）ラン
ジスタ１４の他方のコレクタは、ゲートが」１記ＣＭＯ
Ｓインバータ回路１３の共通ゲートに接続され、ソース
が接地電圧ＶＳＳに接続された出力プルダウン用Ｎチャ
ネルＤＭＯＳ トラジスタＩ６のドレインに接続されて
いる。さらに、上記トランジスタ１４の他方のコレクタ
は、出カブルアツブ用のＮチャネルＤＭＯＳ）ランスタ
１７のゲートが接続されている。このトランジスタ１７
のドレインは直重圧電Ｒｖｃｃに接続され、ゲート。
ドレイン間にツェナ・ダイオード１８のカソード。
アノード間が接続されている。そして、上記ＣＭＯＳイ
ンバータ回路Ｉ３の共通ゲートから入力信号Ｉｎが供給
され、上記ＮチャネルＤＭＯＳトランスタ１７のドレイ
ンから出力Ｏｕｔが取出されるようになっている。
ンバータ回路Ｉ３の共通ゲートから入力信号Ｉｎが供給
され、上記ＮチャネルＤＭＯＳトランスタ１７のドレイ
ンから出力Ｏｕｔが取出されるようになっている。
」１記構成の回路は人力信号Ｉｎが“Ｌ”レベルのとき
、ＣＭＯＳインバータ回路１３内のトランジスタ■がオ
ンし、トランジスタ１２はオフする。
、ＣＭＯＳインバータ回路１３内のトランジスタ■がオ
ンし、トランジスタ１２はオフする。
よって、ＶＤＤレベルの出力信号でＮチャネルＤＭＯＳ
トランジスタ１５がオンする。これにより、マルチコレ
クタ構造のＰＮＰ トランジスタ１４がオンし、このオ
ン電流によりツェナ争ダイオード１８に電圧降下が発生
し、ＮチャネルＤＭＯ８）ランジスタ１７がオンする。
トランジスタ１５がオンする。これにより、マルチコレ
クタ構造のＰＮＰ トランジスタ１４がオンし、このオ
ン電流によりツェナ争ダイオード１８に電圧降下が発生
し、ＮチャネルＤＭＯ８）ランジスタ１７がオンする。
この結果、出力端の寄生容量が充電され、出力Ｏｕｔは
ｍ ＨｓすなわちＶＣＣレベルとなる。
ｍ ＨｓすなわちＶＣＣレベルとなる。
人力信号Ｉｎが“Ｈ″レベルとき、ＣＭＯＳインバータ
回路１３内のトランジスタ１１がオフし、トランジスタ
１２はオンする。これにより、トランジスタ１５はオフ
する。また、この人力信号Ｉｎの“Ｈ”レベルにより、
トランジスタ１Ｂがオンする。
回路１３内のトランジスタ１１がオフし、トランジスタ
１２はオンする。これにより、トランジスタ１５はオフ
する。また、この人力信号Ｉｎの“Ｈ”レベルにより、
トランジスタ１Ｂがオンする。
この結果、トランジスタ１７はオフとなり、また、出力
は“Ｌ”レベルとなる。
は“Ｌ”レベルとなる。
上記第２図の回路は発光型デイスプレィの駆動用ｔＣに
内蔵されるため、出力ＯｕｔのトランジスタＩｆｔ、
＋７の駆動能力は大きくなければならない。
内蔵されるため、出力ＯｕｔのトランジスタＩｆｔ、
＋７の駆動能力は大きくなければならない。
例えば、ＦＤＰ （プラズマ・デイスプレィ。パネル）
の駆動用ＩＣに組込まれる出力回路では出力トランジス
タの容＝負荷は数十ｐＦと小さいが、発光時には数十ｍ
Ａの電流が流れる。
の駆動用ＩＣに組込まれる出力回路では出力トランジス
タの容＝負荷は数十ｐＦと小さいが、発光時には数十ｍ
Ａの電流が流れる。
ところで、出力Ｏｕｔの“Ｌ”から“Ｈ”レベルへの出
力変化時間、すなわち立ち上がり時間Δｔは、トランジ
スタＩ７による寄生容量を０１供給される電圧及び電流
をそれぞれｖ、ｉとすると、Δｔ＝ｃ＊Ｖ／ｉ
・・・（１）で表され、この出カブルアツブ用のトラ
ンジスタ１７の電流駆動能力を大きく設定すると、Δｔ
が小さくなる。Δｔが小さくなることはスルーレートが
大きくなることであり、回路内部でＥＭＩ（’Ｉｔ磁障
害）等が発生するという欠点がある。同様に出力Ｏｕｔ
を“Ｈ”レベルから“Ｌ“レベルに放電する際にもトラ
ンジスタ１０で同じような問題が生じる。
力変化時間、すなわち立ち上がり時間Δｔは、トランジ
スタＩ７による寄生容量を０１供給される電圧及び電流
をそれぞれｖ、ｉとすると、Δｔ＝ｃ＊Ｖ／ｉ
・・・（１）で表され、この出カブルアツブ用のトラ
ンジスタ１７の電流駆動能力を大きく設定すると、Δｔ
が小さくなる。Δｔが小さくなることはスルーレートが
大きくなることであり、回路内部でＥＭＩ（’Ｉｔ磁障
害）等が発生するという欠点がある。同様に出力Ｏｕｔ
を“Ｈ”レベルから“Ｌ“レベルに放電する際にもトラ
ンジスタ１０で同じような問題が生じる。
（発明が解決しようとする課題）
このように従来の出力回路では、出力レベルが変化する
際の過渡時に大きな電流が流れる。これにより、電源に
ノイズが発生するという欠点がある。
際の過渡時に大きな電流が流れる。これにより、電源に
ノイズが発生するという欠点がある。
この発明は上記事情を考慮してなされたものであり、そ
の目的は、出力レベルが変化する際の過温時には出力ト
ランジスタを少ない電流で動作させることによりノイズ
の発生を防止し、定常的な動作時には大きな駆動電流が
流れるような出力回路を提供することにある。
の目的は、出力レベルが変化する際の過温時には出力ト
ランジスタを少ない電流で動作させることによりノイズ
の発生を防止し、定常的な動作時には大きな駆動電流が
流れるような出力回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の出力回路は、ソース・ドレイン間が第１の電
位と出力端子との間に並列に挿入された第１及び第２の
ＭＯＳ）ランジスタと、この第１及び第２のＭＯＳトラ
ンジスタのゲート・ドレイン間に共通に挿入された定電
圧素子と、ソースドレイン間が上記定電圧素子を介して
上記出力端子と第２の電位との間に並列に挿入され、ゲ
ートに第１の制御信号が供給される第３及び第４のＭＯ
Ｓｌ−ランジスタと、上記第１の電位と上記第１及び第
２のＭＯＳｌ−ランジスタのゲートとの間に挿入された
レベルシフト用のトランジスタと、ソース・ドレイン間
が上記レベルシフト用のトランジスタの制御端子と−に
記第２の電位との間に挿入され、ゲートに第２の制御信
号が供給される第５のＭＯＳトランジスタと、上記第１
及び第２のＭＯＳトランジスタのいずれか一方のゲート
と上記レベルシフト用のトランジスタとの間に挿入され
た第１の信号遅延素子と、上記第３及び第４のＭＯＳト
ランジスタのいずれか一方のゲートに結合され１−２第
１の制御信号を遅延させる第２の信号遅延素子とから構
成される。
位と出力端子との間に並列に挿入された第１及び第２の
ＭＯＳ）ランジスタと、この第１及び第２のＭＯＳトラ
ンジスタのゲート・ドレイン間に共通に挿入された定電
圧素子と、ソースドレイン間が上記定電圧素子を介して
上記出力端子と第２の電位との間に並列に挿入され、ゲ
ートに第１の制御信号が供給される第３及び第４のＭＯ
Ｓｌ−ランジスタと、上記第１の電位と上記第１及び第
２のＭＯＳｌ−ランジスタのゲートとの間に挿入された
レベルシフト用のトランジスタと、ソース・ドレイン間
が上記レベルシフト用のトランジスタの制御端子と−に
記第２の電位との間に挿入され、ゲートに第２の制御信
号が供給される第５のＭＯＳトランジスタと、上記第１
及び第２のＭＯＳトランジスタのいずれか一方のゲート
と上記レベルシフト用のトランジスタとの間に挿入され
た第１の信号遅延素子と、上記第３及び第４のＭＯＳト
ランジスタのいずれか一方のゲートに結合され１−２第
１の制御信号を遅延させる第２の信号遅延素子とから構
成される。
（作用）
出力が“Ｌ”から“Ｈ“レベルもしくは“Ｈ”から“Ｌ
“レベルに移行する過渡的変化時には、ゲートに遅延素
子が挿入されたＭＯＳｌ−ランジスタは動作せず、プル
アップ側とプルダウン側でそれぞれ１個のＭＯＳトラン
ジスタが動作することにより、過渡電流の値が低減され
る。出力が“Ｈ“レベルもしくは“Ｌ°レベルになった
定常時では、それぞれ２個のＭＯＳトランジスタが動作
し、大きな電流駆動能力で出力が駆動される。
“レベルに移行する過渡的変化時には、ゲートに遅延素
子が挿入されたＭＯＳｌ−ランジスタは動作せず、プル
アップ側とプルダウン側でそれぞれ１個のＭＯＳトラン
ジスタが動作することにより、過渡電流の値が低減され
る。出力が“Ｈ“レベルもしくは“Ｌ°レベルになった
定常時では、それぞれ２個のＭＯＳトランジスタが動作
し、大きな電流駆動能力で出力が駆動される。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の出力回路の一実施例の構成を示す回
路図である。低電圧電源ｖＤ Ｄ ＋接地電圧ＶＳＳ間
には、ＰチャネルＭＯＳトランジスタ１１、Ｎチャネル
ＭＯＳ）−ランジスタ１２それぞれのゲート及びドレイ
ンが共通接続されて構成されるＣ Ｍ ＯＳインバータ
回路１３が挿入されている。また、高電圧電源Ｖ、：ｃ
には高耐圧用のＰＮＰ ）ランジスタ１４のエミッタが
接続されている。このトランジスタ１４はマルチコレク
タ構造になっており、一方のコレクタはこのトランジス
タ１４のベースに接続されている。ＰＮＰ トランジス
タ１４のベースは、ゲートが上記ＣＭＯＳインバータ回
路１３の共通ドレインに接続され、ソースが接地電圧Ｖ
ＳＳに接続されたＮチャネルＤＭＯＳトランジスタ１５
のドレインに接続されている。ＰＮＰ トランジスタ１
４の（也）ｊのコレクタは、ゲートがＬＡ己ＣＭＯＳイ
ンバータ回路１３の共通ゲートに接続され、ソースがそ
れぞれ接地電圧Ｖｓｓに接続された２個の出力プルダウ
ン用ＮチャネルＤＭＯＳトランスタ１６及び１９の各ド
レインに接続されている。このうちトラジスタ１９のゲ
ートには信号遅延用の抵抗２゜が挿入されている。さら
に、上記トランジスタ１４の他方のコレクタは、出カブ
ルアツブ用の２個のＮチャネルＤＭＯＳトランスタ１７
及び２１のゲートが接続されている。このうちトラジス
タ２１のゲートにはｆハ号遅延用の抵抗２２が挿入され
ている。また、トランジスタ１７．２１のゲート ソー
ス間には共通にツェナ・ダイオード１８のカソード、ア
ノード間が接続されている。そして、１−記ＣＭＯＳイ
ンバータ回路１３の共通ゲートがら人力信号Ｉｎが１共
給され、１−＝己ＮチャネルＤＭＯ３Ｉ−ランスタ１７
゜２１の共通ドレインから出力Ｏｕｔが取出されるよう
になっている。なお、トランジスタ１７と２１を合イ）
せたサイズは従来回路におけるトランジスタ１７と同一
サイズにされ、トランジスタ１Ｇと１９を合わせたサイ
ズは従来回路におけるトランジスタ１６と同一サイズに
されている。
路図である。低電圧電源ｖＤ Ｄ ＋接地電圧ＶＳＳ間
には、ＰチャネルＭＯＳトランジスタ１１、Ｎチャネル
ＭＯＳ）−ランジスタ１２それぞれのゲート及びドレイ
ンが共通接続されて構成されるＣ Ｍ ＯＳインバータ
回路１３が挿入されている。また、高電圧電源Ｖ、：ｃ
には高耐圧用のＰＮＰ ）ランジスタ１４のエミッタが
接続されている。このトランジスタ１４はマルチコレク
タ構造になっており、一方のコレクタはこのトランジス
タ１４のベースに接続されている。ＰＮＰ トランジス
タ１４のベースは、ゲートが上記ＣＭＯＳインバータ回
路１３の共通ドレインに接続され、ソースが接地電圧Ｖ
ＳＳに接続されたＮチャネルＤＭＯＳトランジスタ１５
のドレインに接続されている。ＰＮＰ トランジスタ１
４の（也）ｊのコレクタは、ゲートがＬＡ己ＣＭＯＳイ
ンバータ回路１３の共通ゲートに接続され、ソースがそ
れぞれ接地電圧Ｖｓｓに接続された２個の出力プルダウ
ン用ＮチャネルＤＭＯＳトランスタ１６及び１９の各ド
レインに接続されている。このうちトラジスタ１９のゲ
ートには信号遅延用の抵抗２゜が挿入されている。さら
に、上記トランジスタ１４の他方のコレクタは、出カブ
ルアツブ用の２個のＮチャネルＤＭＯＳトランスタ１７
及び２１のゲートが接続されている。このうちトラジス
タ２１のゲートにはｆハ号遅延用の抵抗２２が挿入され
ている。また、トランジスタ１７．２１のゲート ソー
ス間には共通にツェナ・ダイオード１８のカソード、ア
ノード間が接続されている。そして、１−記ＣＭＯＳイ
ンバータ回路１３の共通ゲートがら人力信号Ｉｎが１共
給され、１−＝己ＮチャネルＤＭＯ３Ｉ−ランスタ１７
゜２１の共通ドレインから出力Ｏｕｔが取出されるよう
になっている。なお、トランジスタ１７と２１を合イ）
せたサイズは従来回路におけるトランジスタ１７と同一
サイズにされ、トランジスタ１Ｇと１９を合わせたサイ
ズは従来回路におけるトランジスタ１６と同一サイズに
されている。
次に、動作を説明する。まず、人力信号！ｎが“Ｈ”か
ら“Ｌ°レベルに切替わると、ＣＭＯＳインバータ回路
１３からの制御信号により、レベルシフト用のトランジ
スタ１４がオンし、このオン電流によってツェナ・ダイ
オード１８の電圧降下が発生する。そして、この電圧が
トランジスタ１７の閾値電圧を越えるとトランジスタ１
７は直ちにオンするが、トランジスタ２１はゲートに抵
抗２２が挿入されているため、ゲートへの信号電圧が遅
延され、この過渡期間ではまだオンしない。そして、出
力Ｏｕｔがある程度“Ｈ”レベルに上昇した時点で始め
てトランジスタ２１がオンする。この結果、出力信号変
化時にはトランジスタ１７による駆動電流のみで出力が
駆動され、定常状態ではトランジスタ１７及び２１によ
る大きな駆動電流によって出力が充電され、出力Ｏｕｔ
はＶＣＣレベルとなる。
ら“Ｌ°レベルに切替わると、ＣＭＯＳインバータ回路
１３からの制御信号により、レベルシフト用のトランジ
スタ１４がオンし、このオン電流によってツェナ・ダイ
オード１８の電圧降下が発生する。そして、この電圧が
トランジスタ１７の閾値電圧を越えるとトランジスタ１
７は直ちにオンするが、トランジスタ２１はゲートに抵
抗２２が挿入されているため、ゲートへの信号電圧が遅
延され、この過渡期間ではまだオンしない。そして、出
力Ｏｕｔがある程度“Ｈ”レベルに上昇した時点で始め
てトランジスタ２１がオンする。この結果、出力信号変
化時にはトランジスタ１７による駆動電流のみで出力が
駆動され、定常状態ではトランジスタ１７及び２１によ
る大きな駆動電流によって出力が充電され、出力Ｏｕｔ
はＶＣＣレベルとなる。
人力信号Ｉｎが°Ｌ”から“Ｈ”レベルに切替わると、
ＣＭＯＳインバータ回路１３からの制御信号により、レ
ベルシフト用のトランジスタ１４がオフし、他方トラン
ジスタ１６は直ちにオンし、出力Ｏｕｔのの放電が行わ
れる。しかし、トランジスタ１ｇはゲートに抵抗２０が
挿入されているため、ゲートへの信号電圧が遅延され、
この過渡期間ではオンしない。そして、出力Ｏｕｔがあ
る程度“Ｌ。
ＣＭＯＳインバータ回路１３からの制御信号により、レ
ベルシフト用のトランジスタ１４がオフし、他方トラン
ジスタ１６は直ちにオンし、出力Ｏｕｔのの放電が行わ
れる。しかし、トランジスタ１ｇはゲートに抵抗２０が
挿入されているため、ゲートへの信号電圧が遅延され、
この過渡期間ではオンしない。そして、出力Ｏｕｔがあ
る程度“Ｌ。
レベルにド降した時点で始めてトランジスタ１９がオン
する。この結果、出力信号変化時にはトランジスタ１６
による駆動電流のみで出力が駆動され、定常状態ではト
ランジスタ１６及び１９による大きな放電電流によって
トランジスタ１７．２１のゲート及び出力端の８鑓がツ
ェナ・ダイオード１Ｂを介して放電され、出力Ｏｕｔは
ＶＳＳレベルとなる。
する。この結果、出力信号変化時にはトランジスタ１６
による駆動電流のみで出力が駆動され、定常状態ではト
ランジスタ１６及び１９による大きな放電電流によって
トランジスタ１７．２１のゲート及び出力端の８鑓がツ
ェナ・ダイオード１Ｂを介して放電され、出力Ｏｕｔは
ＶＳＳレベルとなる。
このようにそれぞれ出カブルアツブ用のトランジスタを
２個に、出力プルダウン用のトランジスタを２個に分離
し、出力Ｏｕｔの過渡的変化時には、ゲート信号を遅延
することにより一方のＭＯＳ）ランジスタ１９．２１は
動作せず、それぞれ１個のＭＯＳトランジスタＩ［ｉ、
１７のみを動作させることにより、出力波形のスルー
レートが抑えられ、ＥＭＩ等の発生が防止される。その
後、出力が十分に“Ｈ“レベルもしくは“Ｌ＃レベルに
なる定常時には、それぞれ２個のＭＯＳ）ランジスタに
よって大きな電流駆動能力をもって駆動することができ
る。従って、素子サイズを増大させることなく、定常出
力時には十分な電流が出力に供給される。
２個に、出力プルダウン用のトランジスタを２個に分離
し、出力Ｏｕｔの過渡的変化時には、ゲート信号を遅延
することにより一方のＭＯＳ）ランジスタ１９．２１は
動作せず、それぞれ１個のＭＯＳトランジスタＩ［ｉ、
１７のみを動作させることにより、出力波形のスルー
レートが抑えられ、ＥＭＩ等の発生が防止される。その
後、出力が十分に“Ｈ“レベルもしくは“Ｌ＃レベルに
なる定常時には、それぞれ２個のＭＯＳ）ランジスタに
よって大きな電流駆動能力をもって駆動することができ
る。従って、素子サイズを増大させることなく、定常出
力時には十分な電流が出力に供給される。
なお、この発明は種々の変形が可能である。例えば、上
記実施例回路ではレベルシフト回路として高耐圧用のバ
イポーラトランジスタを使用したが、高耐圧用のＭＯ５
型電界効果トランジスタを使用してもよい。また、この
ような出力回路を制御する信号を発生する回路は特に限
定されない。
記実施例回路ではレベルシフト回路として高耐圧用のバ
イポーラトランジスタを使用したが、高耐圧用のＭＯ５
型電界効果トランジスタを使用してもよい。また、この
ような出力回路を制御する信号を発生する回路は特に限
定されない。
［発明の効果］
以上説明したようにこの発明によれば、出力トランジス
タの素子サイズを増大させずに、過渡的な動作時には少
ない駆動電流で、定常的な動作時には大きな駆動電流で
動作する出力回路が提供できる。
タの素子サイズを増大させずに、過渡的な動作時には少
ない駆動電流で、定常的な動作時には大きな駆動電流で
動作する出力回路が提供できる。
第１図はこの発明の一実施例による構成の回路図、第２
図は従来の出力回路の構成を示す回路図である。 ＋１・・・ＰチャネルＭＯＳ）ランジスタ、１２・・・
ＮチャネルＭＯＳトランジスタ、１３・・・ＣＭＯＳイ
ンバータ回路、１４・・・ＰＮＰ ！−ランジスタ、１
５． ｔｏ。 １７、１９．２１・・・ＮチャネルＤＭＯ３）ランジス
タ、１８・・・ツェナ・ダイオード、２０．２２・・・
抵抗。 出願人代理人 弁理士 鈴江武彦
図は従来の出力回路の構成を示す回路図である。 ＋１・・・ＰチャネルＭＯＳ）ランジスタ、１２・・・
ＮチャネルＭＯＳトランジスタ、１３・・・ＣＭＯＳイ
ンバータ回路、１４・・・ＰＮＰ ！−ランジスタ、１
５． ｔｏ。 １７、１９．２１・・・ＮチャネルＤＭＯ３）ランジス
タ、１８・・・ツェナ・ダイオード、２０．２２・・・
抵抗。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 【特許請求の範囲】 ソース・ドレイン間が第１の電位と出力端子との間に並
列に挿入された第１及び第２のＭＯＳトランジスタと、 上記第１及び第２のＭＯＳトランジスタのゲート・ドレ
イン間に共通に挿入された定電圧素子と、ソース・ドレ
イン間が上記定電圧素子を介して上記出力端子と第２の
電位との間に並列に挿入され、ゲートに第１の制御信号
が供給される第３及び第４のＭＯＳトランジスタと、 上記第１の電位と上記第１及び第２のＭＯＳトランジス
タのゲートとの間に挿入されたレベルシフト用のトラン
ジスタと、 ソース・ドレイン間が上記レベルシフト用のトランジス
タの制御端子と上記第２の電位との間に挿入され、ゲー
トに第２の制御信号が供給される第５のＭＯＳトランジ
スタと、 上記第１及び第２のＭＯＳトランジスタのいずれか一方
のゲートと上記レベルシフト用のトランジスタとの間に
挿入された第１の信号遅延素子と、上記第３及び第４の
ＭＯＳトランジスタのいずれか一方のゲートに結合され
上記第１の制御信号を遅延させる第２の信号遅延素子と を具備したことを特徴とする出力回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156461A JPH025610A (ja) | 1988-06-24 | 1988-06-24 | 出力回路 |
| EP89305531A EP0348051B1 (en) | 1988-06-24 | 1989-06-01 | Output circuit having a voltage level shifting circuit |
| DE68918007T DE68918007T2 (de) | 1988-06-24 | 1989-06-01 | Ausgangsschaltung mit einer Niederspannungspegel-Verschiebungsschaltung. |
| KR1019890008751A KR910002083A (ko) | 1988-06-24 | 1989-06-24 | 출력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156461A JPH025610A (ja) | 1988-06-24 | 1988-06-24 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025610A true JPH025610A (ja) | 1990-01-10 |
Family
ID=15628257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156461A Pending JPH025610A (ja) | 1988-06-24 | 1988-06-24 | 出力回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0348051B1 (ja) |
| JP (1) | JPH025610A (ja) |
| KR (1) | KR910002083A (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011064917A1 (ja) * | 2009-11-25 | 2011-06-03 | パナソニック株式会社 | プッシュプル型駆動回路 |
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Family Cites Families (2)
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| JPS58140649A (ja) * | 1982-02-16 | 1983-08-20 | Fujitsu Ltd | 電圧検出回路 |
-
1988
- 1988-06-24 JP JP63156461A patent/JPH025610A/ja active Pending
-
1989
- 1989-06-01 EP EP89305531A patent/EP0348051B1/en not_active Expired - Lifetime
- 1989-06-01 DE DE68918007T patent/DE68918007T2/de not_active Expired - Fee Related
- 1989-06-24 KR KR1019890008751A patent/KR910002083A/ko not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| KR910002083A (ko) | 1991-01-31 |
| DE68918007T2 (de) | 1995-02-23 |
| EP0348051A1 (en) | 1989-12-27 |
| EP0348051B1 (en) | 1994-09-07 |
| DE68918007D1 (de) | 1994-10-13 |
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