JPH0311639A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0311639A JPH0311639A JP14607389A JP14607389A JPH0311639A JP H0311639 A JPH0311639 A JP H0311639A JP 14607389 A JP14607389 A JP 14607389A JP 14607389 A JP14607389 A JP 14607389A JP H0311639 A JPH0311639 A JP H0311639A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- mask
- mask pattern
- pattern
- electrode layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明はＳ／Ｄ領域が、浅く低不純物濃度である部分と
深く高不純物濃度である部分から成る、いわゆるＬＤＤ
構造の、絶縁ゲート型トランジスタ（ＭＯＳ）ランジス
タ）の製造方法に関し、浅い部分のＳ ／ Ｄ ｖ４域
とゲート電極とが重なりを持つ構造を容易に形成し得る
製造方法の提供を目的とし、 ゲート電極形成位置に設けたマスク・パターンを選択注
入のマスクとして浅いＳ ／ Ｄ ％５域形成のための
イオン注入を行った後、該パターンの側面に選択注入の
マスクとなる側壁を追加して再度イオン注入を行い、通
常のＳ ／ Ｄ 領域を形成する工程を包含して構成さ
れる。
深く高不純物濃度である部分から成る、いわゆるＬＤＤ
構造の、絶縁ゲート型トランジスタ（ＭＯＳ）ランジス
タ）の製造方法に関し、浅い部分のＳ ／ Ｄ ｖ４域
とゲート電極とが重なりを持つ構造を容易に形成し得る
製造方法の提供を目的とし、 ゲート電極形成位置に設けたマスク・パターンを選択注
入のマスクとして浅いＳ ／ Ｄ ％５域形成のための
イオン注入を行った後、該パターンの側面に選択注入の
マスクとなる側壁を追加して再度イオン注入を行い、通
常のＳ ／ Ｄ 領域を形成する工程を包含して構成さ
れる。
本発明は絶縁ゲート型トランジスタ（以下、通称に従い
ＭＯＳ）ランジスクと表記）の製造方法に関わり、特に
浅い低不純物濃度部分と深い高不純物濃度部分から成る
Ｓ ／ Ｄ ６Ｎ域を形成する処理法に関わる。
ＭＯＳ）ランジスクと表記）の製造方法に関わり、特に
浅い低不純物濃度部分と深い高不純物濃度部分から成る
Ｓ ／ Ｄ ６Ｎ域を形成する処理法に関わる。
集積回路の集積度向上のためにパターンを微細化すると
、素子内部の電界が高まり、そのため素子特性が必要な
特性を備えないことになる場合がある。ＭＯＳ）ランジ
スタのチャネル領域の高電界化に伴う特性劣化もその一
つで、これはパンチスルーによるＳ／Ｄ耐圧の低下やホ
ット・キャリヤ発生に伴う■い変動となって現れる。
、素子内部の電界が高まり、そのため素子特性が必要な
特性を備えないことになる場合がある。ＭＯＳ）ランジ
スタのチャネル領域の高電界化に伴う特性劣化もその一
つで、これはパンチスルーによるＳ／Ｄ耐圧の低下やホ
ット・キャリヤ発生に伴う■い変動となって現れる。
このような問題を解決するＭＯ３Ｉ−ランジスタとして
、第２図に断面形状を示すような構造が提案された。こ
のトランジスタがｐ型基板２０に形成されるｎチャネル
・トランジスタの場合、通常の深さのｎ″領域２１と浅
いｎ−領域２２から成るＳ／Ｄｖ４域を備えており、チ
ャネル長を定める浅いＳ／Ｄの部順物濃度が低いことで
ホット・キャリヤの発生を抑制し、Ｓ／Ｄの深い部分の
間隔を大とすることでパンチスルーを防止するものであ
る。
、第２図に断面形状を示すような構造が提案された。こ
のトランジスタがｐ型基板２０に形成されるｎチャネル
・トランジスタの場合、通常の深さのｎ″領域２１と浅
いｎ−領域２２から成るＳ／Ｄｖ４域を備えており、チ
ャネル長を定める浅いＳ／Ｄの部順物濃度が低いことで
ホット・キャリヤの発生を抑制し、Ｓ／Ｄの深い部分の
間隔を大とすることでパンチスルーを防止するものであ
る。
この構造はＬ Ｄ Ｄ （］ ｉｇｈＬｌｙ ｄｏｐｅ
ｄ ｄｒａｉｎ）と呼ばれている。なお、２３はゲート
電極である。
ｄ ｄｒａｉｎ）と呼ばれている。なお、２３はゲート
電極である。
Ｌ Ｄ Ｄ構造を持つＭＯＳトランジスタは」二足の特
長を備えるが、反面、電流駆動能力が低いという欠点が
ある。この問題を解消し、ざらにホットキャリヤの発生
を抑えるため、第３図の如く、ゲート電極とＬＤＤ領域
をオーバーラツプさせることが提唱されている。該構造
は電流駆動能力を高める効果を有するものであるが、如
何にして該構造を実現するかという問題が新たに生じて
いる。
長を備えるが、反面、電流駆動能力が低いという欠点が
ある。この問題を解消し、ざらにホットキャリヤの発生
を抑えるため、第３図の如く、ゲート電極とＬＤＤ領域
をオーバーラツプさせることが提唱されている。該構造
は電流駆動能力を高める効果を有するものであるが、如
何にして該構造を実現するかという問題が新たに生じて
いる。
〔従来の技術と発明が解決しようとする課題〕オーバー
ラツプ型ＬＤＤ構造を実現する一つの方法は、第４図（
ａ）の如くゲート電極３３を逆Ｔ字型に成形し、これを
マスクとする選択イオン注入によってＳ／Ｄ領域を浅い
Ｓ／Ｄ３２と通常のＳ／Ｄ３１から成るＬＤＤ型に形成
するものである。
ラツプ型ＬＤＤ構造を実現する一つの方法は、第４図（
ａ）の如くゲート電極３３を逆Ｔ字型に成形し、これを
マスクとする選択イオン注入によってＳ／Ｄ領域を浅い
Ｓ／Ｄ３２と通常のＳ／Ｄ３１から成るＬＤＤ型に形成
するものである。
その場合、逆Ｔ字型ゲート電極のみをマスクとする１回
のイオン注入によってＬＤＤ型のＳ／Ｄ領域を実現する
ことも不可能でばないが、浅い部分を低濃度とすること
が困難なので、ゲート電極の厚い部分に整合させて浅い
イオン注入を行った後、図示の如く側壁３４を形成して
再度イオン注入を行うことになる。
のイオン注入によってＬＤＤ型のＳ／Ｄ領域を実現する
ことも不可能でばないが、浅い部分を低濃度とすること
が困難なので、ゲート電極の厚い部分に整合させて浅い
イオン注入を行った後、図示の如く側壁３４を形成して
再度イオン注入を行うことになる。
この方法は、しかしながら、ＬＤＤ形成の困難さを特殊
形状のゲート電極形成の困難さに転嫁したにすぎないと
言える。即ちこの方法では、先ずゲート電極全体を厚く
形成し、これを中央部を残す選択エツチングによって両
端部の厚さを減するのが一般的な逆Ｔゲートの形成法で
あるが、その場合、直径数インチのウェハ全域にわたっ
て均一な速度でエツチングを進めることは殆ど不可能で
あるから、歩留まり良く処理するためには、第４図（ｂ
）に示される如くストッパ３５を設け、所定の厚さに達
したところでエツチングを停止させるようにしなければ
ならない。ここで３３は上下に分割されたゲート電極、
３４は側壁、３２は浅いＳ／Ｄ、３０は基板である。
形状のゲート電極形成の困難さに転嫁したにすぎないと
言える。即ちこの方法では、先ずゲート電極全体を厚く
形成し、これを中央部を残す選択エツチングによって両
端部の厚さを減するのが一般的な逆Ｔゲートの形成法で
あるが、その場合、直径数インチのウェハ全域にわたっ
て均一な速度でエツチングを進めることは殆ど不可能で
あるから、歩留まり良く処理するためには、第４図（ｂ
）に示される如くストッパ３５を設け、所定の厚さに達
したところでエツチングを停止させるようにしなければ
ならない。ここで３３は上下に分割されたゲート電極、
３４は側壁、３２は浅いＳ／Ｄ、３０は基板である。
このストッパの材料は導電性で化学的に安定、然も被エ
ツチング特性がゲート電極材料と大きく異なるものでな
ければならないが、このような材料選択の制約がある上
に、ストッパ層を挟んでゲート電極層を堆積形成しなけ
ればならないから、工程も増加することになる。
ツチング特性がゲート電極材料と大きく異なるものでな
ければならないが、このような材料選択の制約がある上
に、ストッパ層を挟んでゲート電極層を堆積形成しなけ
ればならないから、工程も増加することになる。
更に両側のＳ ／ Ｄ ６Ｎ域の対称性を十分なものと
するためには、上記選択エツチングのマスク合わせ精度
は極めて高いものでなければならないが、かかる要求は
半導体装置の製造歩留まりを低下させるものである。
するためには、上記選択エツチングのマスク合わせ精度
は極めて高いものでなければならないが、かかる要求は
半導体装置の製造歩留まりを低下させるものである。
ＬＤＤ構造でゲート電極とのオーバーラツプを持つもの
を、斜め方向からのイオン注入によって形成することも
考えられている。これは第４図（Ｃ）の如く、通常の形
にゲート電極３３を形成した後、斜め方向からイオン注
入を行うと、ゲート電極端部の下にも不純物が導入され
るので、これを利用して浅いＳ／Ｄを形成し、更にゲー
ト電極或いはこれに側壁を設けたものをマスクとするイ
オン注入によってＳ ／ Ｄ Ｆｉｌ域を形成すること
により、ＬＤＤ構造を実現するものである。
を、斜め方向からのイオン注入によって形成することも
考えられている。これは第４図（Ｃ）の如く、通常の形
にゲート電極３３を形成した後、斜め方向からイオン注
入を行うと、ゲート電極端部の下にも不純物が導入され
るので、これを利用して浅いＳ／Ｄを形成し、更にゲー
ト電極或いはこれに側壁を設けたものをマスクとするイ
オン注入によってＳ ／ Ｄ Ｆｉｌ域を形成すること
により、ＬＤＤ構造を実現するものである。
この方法は自己整合的に行われるのでマスク合わせの問
題はないが、注入方向を傾ける範囲に限界があって、オ
ーバーラツプ量を大きくすることが出来ない欠点があり
、更に、Ｓ／Ｄを対称型に形成しようとすれば反対方向
に傾けたイオン注入も必要であることから、工程の増加
という問題を伴うものである。
題はないが、注入方向を傾ける範囲に限界があって、オ
ーバーラツプ量を大きくすることが出来ない欠点があり
、更に、Ｓ／Ｄを対称型に形成しようとすれば反対方向
に傾けたイオン注入も必要であることから、工程の増加
という問題を伴うものである。
本発明の目的はゲート電極とのオーバーラツプを必要な
程度に大きくとることが出来、しかも自己整合的に処理
されるＬＤＤ構造の形成法を提供することであり、それ
によってホット・キャリヤの影響が少なく且つ電流駆動
能力の大きいＭＯＳトランジスタを形成する方法を提供
することである。
程度に大きくとることが出来、しかも自己整合的に処理
されるＬＤＤ構造の形成法を提供することであり、それ
によってホット・キャリヤの影響が少なく且つ電流駆動
能力の大きいＭＯＳトランジスタを形成する方法を提供
することである。
［課題を解決するための手段〕
上記目的を達成するため、本発明の半導体装置の製造方
法には 一方の導電型の半導体基板表面の絶縁ゲート型トランジ
スク形成領域を覆ってゲート絶縁膜及び該絶縁膜上にゲ
ート電極層を被着形成する工程、前記ゲート電極層上の
ゲート電極形成位置にイオン注入を阻止するだめのマス
ク・パターンを形成し、該マスク・パターンをマスクと
して、第１のドーズ量で且つ第１の深さに、他方の導電
型の不純物を前記基板に選択的にイオン注入する工程、
前記マスク・パターンの側面に側壁を設ける工程、 前記マスク・パターン並びに前記側壁をマスクとして前
記ゲート電極層を選択エツチングする工程、及び 前記マスク・パターン並びに前記側壁又は該マスク・パ
ターン並びに側壁の下に重なる前記ゲート電極層をマス
クとして、第１のドーズ量より大である第２のドーズ量
で且つ第１の深ざより深く、他方の導電型の不純物を前
記基板に選択的にイオン注入する工程が包含される。
法には 一方の導電型の半導体基板表面の絶縁ゲート型トランジ
スク形成領域を覆ってゲート絶縁膜及び該絶縁膜上にゲ
ート電極層を被着形成する工程、前記ゲート電極層上の
ゲート電極形成位置にイオン注入を阻止するだめのマス
ク・パターンを形成し、該マスク・パターンをマスクと
して、第１のドーズ量で且つ第１の深さに、他方の導電
型の不純物を前記基板に選択的にイオン注入する工程、
前記マスク・パターンの側面に側壁を設ける工程、 前記マスク・パターン並びに前記側壁をマスクとして前
記ゲート電極層を選択エツチングする工程、及び 前記マスク・パターン並びに前記側壁又は該マスク・パ
ターン並びに側壁の下に重なる前記ゲート電極層をマス
クとして、第１のドーズ量より大である第２のドーズ量
で且つ第１の深ざより深く、他方の導電型の不純物を前
記基板に選択的にイオン注入する工程が包含される。
上記工程によれば、ＭＯ３＋−ランジスタのゲト電極は
、そのチャネル長方向の長さが、マスク・パターンの長
さよりも両側の側壁の厚さだけ長くなっている。ＬＤＤ
型Ｓ ／ Ｄ ’ｖＭ域の深い部分はこのゲート電極に
整合して形成されるのに対し、浅い部分は側壁を伴わな
いマスク・パターンに整合されるので、ゲート電極の両
端から側壁の厚さだけ入り込んで形成されることになる
。すなわち側壁の厚さと同じオーバーラツプ長を持つ構
造となる。
、そのチャネル長方向の長さが、マスク・パターンの長
さよりも両側の側壁の厚さだけ長くなっている。ＬＤＤ
型Ｓ ／ Ｄ ’ｖＭ域の深い部分はこのゲート電極に
整合して形成されるのに対し、浅い部分は側壁を伴わな
いマスク・パターンに整合されるので、ゲート電極の両
端から側壁の厚さだけ入り込んで形成されることになる
。すなわち側壁の厚さと同じオーバーラツプ長を持つ構
造となる。
本発明によれば、ゲート電極と浅いＳ／Ｄとのオーバー
ラツプ長は側壁の厚さを変えることによって任意に設定
し得るので、斜めイオン注入による方法のようなオーバ
ーラツプ長の限界はない。
ラツプ長は側壁の厚さを変えることによって任意に設定
し得るので、斜めイオン注入による方法のようなオーバ
ーラツプ長の限界はない。
また、ゲート電極の形状を逆Ｔ型に整形することがない
から、ゲート電極形成のためのエツチングを精密に制御
することは要求されない。
から、ゲート電極形成のためのエツチングを精密に制御
することは要求されない。
第１図（ａ１〜（ｉ）は本発明の実施例の工程を示す断
面模式図である。以下、同図面を参照しながら説明する
。
面模式図である。以下、同図面を参照しながら説明する
。
（ａ）図はＳｉ基板１に選択酸化を施してフィールド酸
化膜２を形成し、更に素子形成領域の表面を熱酸化して
ゲート絶縁膜３である５ｉ０２膜を形成した状態が示さ
れている。これに（ｂＪ図の如く、ゲート電極層４とマ
スク・パターンになるＳ ｉ ０２層５を堆積形成する
。
化膜２を形成し、更に素子形成領域の表面を熱酸化して
ゲート絶縁膜３である５ｉ０２膜を形成した状態が示さ
れている。これに（ｂＪ図の如く、ゲート電極層４とマ
スク・パターンになるＳ ｉ ０２層５を堆積形成する
。
ゲート絶縁膜の厚さは素子の特性に合わせて設定される
が、通常１５０〜５００人である。ゲート電極層は図に
は１層で示されているが、例えば１１００人のポリＳｉ
上に１１００人のタングステン・シリサイドを積層した
ものであっても良い。マスク・パターンの形成層である
Ｓ ｉ ０２層は０．５〜０．６ μｍの厚さにＣＶＤ
法で形成する。
が、通常１５０〜５００人である。ゲート電極層は図に
は１層で示されているが、例えば１１００人のポリＳｉ
上に１１００人のタングステン・シリサイドを積層した
ものであっても良い。マスク・パターンの形成層である
Ｓ ｉ ０２層は０．５〜０．６ μｍの厚さにＣＶＤ
法で形成する。
（Ｃ）図の如くフォト・リソグラフィにより、ごの０
５ｉＯｚ層をバターニングしてマスク・パターン６を形
成する。このパターンは後にゲート電極をバターニング
する時の中核となるものであり、その形成位置はゲート
電極形成位置に合わせる。パターンが微細な場合はＸ線
或いは電子線のりソグラフィを利用する。
成する。このパターンは後にゲート電極をバターニング
する時の中核となるものであり、その形成位置はゲート
電極形成位置に合わせる。パターンが微細な場合はＸ線
或いは電子線のりソグラフィを利用する。
続いて、マスク・パターン６に整合させたイオン注入に
よって浅いＳ ／ Ｄ ＲＥ域を形成する工程に進む。
よって浅いＳ ／ Ｄ ＲＥ域を形成する工程に進む。
注入イオンとして燐イオン（Ｐｌ）を用い、２３０１（
ｅＶの加速電圧でドーズ量１×１０１３ｃｍ−２の注入
を行うと、（ｄ）図の如く、パターン６にマスクされな
い部分では基板にＰ゛が注入されるのに対し、パターン
６の存在する部分では注入されたイオンはパターン内に
止まり、基板には到達しない。
ｅＶの加速電圧でドーズ量１×１０１３ｃｍ−２の注入
を行うと、（ｄ）図の如く、パターン６にマスクされな
い部分では基板にＰ゛が注入されるのに対し、パターン
６の存在する部分では注入されたイオンはパターン内に
止まり、基板には到達しない。
これを熱処理すると（ｅ）図の如く浅いＳ ／ Ｄ ｊ
Ｕ域７が形成される。
Ｕ域７が形成される。
ゲート電極層を透過してイオン注入を行うには上記の様
な高い加速電圧が必要であるが、最近実用に供されるよ
うになったＭｅＶ級のイオン注入装置を用いれば容易に
実施することが出来る。或いはイオンの電荷を増すこと
で、低い加速電圧でより深く注入することが可能になる
。
な高い加速電圧が必要であるが、最近実用に供されるよ
うになったＭｅＶ級のイオン注入装置を用いれば容易に
実施することが出来る。或いはイオンの電荷を増すこと
で、低い加速電圧でより深く注入することが可能になる
。
次いでげ）図に示されるように、マスク・パターンの側
面にスベーザとなる側壁８が形成される。
面にスベーザとなる側壁８が形成される。
後に行われるリアクティブ・イオン・エツチング（ＲＩ
Ｅ）の被エツチング特性を異ならせるために、側壁はマ
スク・パターンとは異なる祠料であることが望ましく、
ここでは窒化珪素（ＳｉＮｘ）が用いられる。このＳ
ｉ Ｎ ｘもＣＶＤ法によって形成される。
Ｅ）の被エツチング特性を異ならせるために、側壁はマ
スク・パターンとは異なる祠料であることが望ましく、
ここでは窒化珪素（ＳｉＮｘ）が用いられる。このＳ
ｉ Ｎ ｘもＣＶＤ法によって形成される。
マスク・パターンの側面のみに５ｉＮＨを被着させるに
は、通常行われる如く、基板全面に５ｉＮＸ層を堆積し
、ＲＩＥによるエッチバックを施せばよい。ＲＴＥは異
方性のエツチング法であり、イオンが加速される方向の
みにエツチングが進行するので、垂直側面に堆積したも
のは殆ど厚みを減することなく残る。本実施例では側壁
の厚さは０．２μｍである。
は、通常行われる如く、基板全面に５ｉＮＸ層を堆積し
、ＲＩＥによるエッチバックを施せばよい。ＲＴＥは異
方性のエツチング法であり、イオンが加速される方向の
みにエツチングが進行するので、垂直側面に堆積したも
のは殆ど厚みを減することなく残る。本実施例では側壁
の厚さは０．２μｍである。
マスク・パターン及び側壁をエツチング・マスクとして
ゲート電極層を選択エツチングすると、１ ２ （ｇ）図の形状が得られるので、これにＣＶＤ法で５０
０人の厚さのＳｉＯ□膜９（（ｈｌ１図参照）を堆積形
成する。このＳｉＯ２膜は、後続のイオン注入によって
形成される深いＳ／Ｄ領域が熱処理によって横方向にも
拡がることを補償するためのものである。
ゲート電極層を選択エツチングすると、１ ２ （ｇ）図の形状が得られるので、これにＣＶＤ法で５０
０人の厚さのＳｉＯ□膜９（（ｈｌ１図参照）を堆積形
成する。このＳｉＯ２膜は、後続のイオン注入によって
形成される深いＳ／Ｄ領域が熱処理によって横方向にも
拡がることを補償するためのものである。
深いＳ ／ Ｄ ｊＮ域を形成ずろためのイオン注入ば
１５０Ｋ ｅ Ｖの加速電圧で行われる。使用するイオ
ンはＡｓ” 、ドーズ量は５ Ｘｌ０１５ｃｍ−２であ
る。これに通常の如く熱処理を施せば、（ｉ）図のよう
なＬＤＤ型Ｓ／Ｄを持つＭＯ３＋−ランジスタが出来上
がる。コンタクト電極や配線は通常のものと同様に形成
すればよい。
１５０Ｋ ｅ Ｖの加速電圧で行われる。使用するイオ
ンはＡｓ” 、ドーズ量は５ Ｘｌ０１５ｃｍ−２であ
る。これに通常の如く熱処理を施せば、（ｉ）図のよう
なＬＤＤ型Ｓ／Ｄを持つＭＯ３＋−ランジスタが出来上
がる。コンタクト電極や配線は通常のものと同様に形成
すればよい。
以上説明したように、本発明によればＬＤＤ型Ｓ／Ｄを
備え、しかも浅いＳ／Ｄがゲート電極とオーバーシップ
した構造のＭＯＳトランシスクを容易に形成することが
できる。 本発明の方法ではゲート電極を特異な形に整
形する必要かないので、実施例の如くポリＳｉにタング
ステン・シリサイドを積層したものを使用することが可
能であり、それによって素子の微細化に伴うゲート電極
抵抗の増加を抑止することが出来る。
備え、しかも浅いＳ／Ｄがゲート電極とオーバーシップ
した構造のＭＯＳトランシスクを容易に形成することが
できる。 本発明の方法ではゲート電極を特異な形に整
形する必要かないので、実施例の如くポリＳｉにタング
ステン・シリサイドを積層したものを使用することが可
能であり、それによって素子の微細化に伴うゲート電極
抵抗の増加を抑止することが出来る。
第１図（ａ）〜（２）は本発明の実施例の工程を示す断
面模式図、 第２図は公知のＬ Ｄ Ｄ構造を示す断面模式図、第３
図は公知の他のＬ Ｄ Ｄ構造を示す断面模式第４図は
従来技術によるＬ Ｄ Ｄ構造の形成方法を示す図であ
って、 図に於いて ■はＳｉ基板、 ２ばフィールド酸化膜、 ３はゲート絶縁膜、 ４はゲート電極層、 ４′はゲート電極、 ５ばＳ ｉ ０２層、 ６はマスク・パターン、 ３ ４ ７は浅いＳ／Ｄ、 ８は側壁、 ９はＳｉＯ２膜、 １０は深いＳ／Ｄ。 ２０．３０はＳｉ基板、 ２１３１はＳ ／ Ｄ、 ２２．３２は浅いＳ／Ｄ、 ２３．３３はゲート電極 である。 Ａｓ＋注入 Ａｓ＋注入 本発明の実施例の工程を示す断面模式図第 図（その２） 公知のＬＤＤ構造を示す断面模式図 第 図 公知の他のＬＤＤ構造を示す断面模式図第 図
面模式図、 第２図は公知のＬ Ｄ Ｄ構造を示す断面模式図、第３
図は公知の他のＬ Ｄ Ｄ構造を示す断面模式第４図は
従来技術によるＬ Ｄ Ｄ構造の形成方法を示す図であ
って、 図に於いて ■はＳｉ基板、 ２ばフィールド酸化膜、 ３はゲート絶縁膜、 ４はゲート電極層、 ４′はゲート電極、 ５ばＳ ｉ ０２層、 ６はマスク・パターン、 ３ ４ ７は浅いＳ／Ｄ、 ８は側壁、 ９はＳｉＯ２膜、 １０は深いＳ／Ｄ。 ２０．３０はＳｉ基板、 ２１３１はＳ ／ Ｄ、 ２２．３２は浅いＳ／Ｄ、 ２３．３３はゲート電極 である。 Ａｓ＋注入 Ａｓ＋注入 本発明の実施例の工程を示す断面模式図第 図（その２） 公知のＬＤＤ構造を示す断面模式図 第 図 公知の他のＬＤＤ構造を示す断面模式図第 図
Claims (1)
- 【特許請求の範囲】 一方の導電型の半導体基板表面の絶縁ゲート型トランジ
スタ形成領域を覆ってゲート絶縁膜及び該絶縁膜上にゲ
ート電極材料層を被着形成する工程、 前記ゲート電極層上のゲート電極形成位置にイオン注入
を阻止するためのマスク・パターンを形成し、該マスク
・パターンをマスクとして、第１のドーズ量で且つ第１
の深さに、他方の導電型の不純物を前記基板に選択的に
イオン注入する工程、前記マスク・パターンの側面にイ
オン注入を阻止するための側壁を設ける工程、 前記マスク・パターン並びに前記側壁をマスクとして前
記ゲート電極層を選択エッチングする工程、及び 前記マスク・パターン並びに前記側壁又は該マスク・パ
ターン並びに側壁の下に重なる前記ゲート電極層をマス
クとして、第１のドーズ量より大である第２のドーズ量
で且つ第１の深さより深く、他方の導電型の不純物を前
記一基板に選択的にイオン注入する工程 を包含することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14607389A JPH0311639A (ja) | 1989-06-08 | 1989-06-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14607389A JPH0311639A (ja) | 1989-06-08 | 1989-06-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0311639A true JPH0311639A (ja) | 1991-01-18 |
Family
ID=15399488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14607389A Pending JPH0311639A (ja) | 1989-06-08 | 1989-06-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0311639A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07157175A (ja) * | 1993-12-03 | 1995-06-20 | Seed Gomme Kogyo Kk | 塗膜転写具 |
| DE19611440B4 (de) * | 1995-03-28 | 2004-02-12 | Tombow Pencil Co., Ltd. | Korrekturband-Spender |
| JP2006253397A (ja) * | 2005-03-10 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| CN100383408C (zh) * | 2004-06-07 | 2008-04-23 | 本田技研工业株式会社 | 紧固结构 |
-
1989
- 1989-06-08 JP JP14607389A patent/JPH0311639A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07157175A (ja) * | 1993-12-03 | 1995-06-20 | Seed Gomme Kogyo Kk | 塗膜転写具 |
| DE19611440B4 (de) * | 1995-03-28 | 2004-02-12 | Tombow Pencil Co., Ltd. | Korrekturband-Spender |
| CN100383408C (zh) * | 2004-06-07 | 2008-04-23 | 本田技研工业株式会社 | 紧固结构 |
| JP2006253397A (ja) * | 2005-03-10 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4637124A (en) | Process for fabricating semiconductor integrated circuit device | |
| JPS62274767A (ja) | 高耐圧半導体装置及びその製造方法 | |
| US6525380B2 (en) | CMOS with a fixed charge in the gate dielectric | |
| JP2677987B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH0637309A (ja) | 半導体装置の製造方法 | |
| JPS63205944A (ja) | Ｍｏｓ集積回路の製造方法 | |
| KR0146525B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| EP0081999B1 (en) | A method of fabricating a mos transistor on a substrate | |
| JPH10256549A (ja) | 半導体装置及びその製造方法 | |
| JPS62293773A (ja) | 半導体装置の製造方法 | |
| JPS59161870A (ja) | 半導体装置の製造方法 | |
| JPS6025028B2 (ja) | 半導体装置の製造方法 | |
| JP4654395B2 (ja) | 半導体装置の製造方法 | |
| JPS63215075A (ja) | 半導体装置の製造方法 | |
| JPH05283688A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| JPH06163890A (ja) | 半導体装置の製造方法 | |
| JPS63275179A (ja) | Ｍｉｓ型半導体集積回路装置 | |
| JPH06350086A (ja) | 半導体装置の製造方法 | |
| JPH04112579A (ja) | Ｍｏｓ型半導体装置 | |
| JP2880885B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS63308382A (ja) | Ｌｄｄ構造を有するトランジスタの製造方法 | |
| JPH03106072A (ja) | 半導体装置の製造方法 | |
| JPS6039868A (ja) | 半導体装置の製造方法 | |
| JPS6197974A (ja) | 半導体装置の製造方法 | |
| JPH053135B2 (ja) |