JPH03116486A - 半導体メモリ装置 - Google Patents
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- JPH03116486A JPH03116486A JP2126711A JP12671190A JPH03116486A JP H03116486 A JPH03116486 A JP H03116486A JP 2126711 A JP2126711 A JP 2126711A JP 12671190 A JP12671190 A JP 12671190A JP H03116486 A JPH03116486 A JP H03116486A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、高速、高Ｓ／Ｎでチップ面積の縮少可能な半
導体メモリに関するものである。
導体メモリに関するものである。
【従来の技術１
今後半導体メモリが高集積・大容量化されるにつれて、
メモリアレーの占める面積ならびにこのメモリアレー自
身が直接関係する速度あるいはＳ／Ｎに充分配慮した設
計がますます重要になる。 しかし従来方式では不充分であったが、この従来例を、
１トランジスタＭＯＳメモリを例に説明する。 第１図は、ＸとＹデコーダ（ＸＤＥＣ。 ＹＤＥＣ）をほぼ同じ位置に配慮することによって、後
述するような、ＸＤＥＣとＹＤＥＣを分離した方式に比
べてデコーダ部の面積を減少させた例である。しかし欠
点としては、■センスアップの制御信号φｙ用の線が、
第２図に示すようにメモリアレー内を途中で直角に曲が
ること、この制御線の材料が、ワード線とデータ線の材
料と同じなので、この制御線の分だけ、実効的なメモリ
セル面積が大となる。したがってデコーダ面積は小にな
っても、メモリアレー面積が大となり、結果的にチップ
面積の縮少は望めない。■デコーダの制御が複雑で、誤
操作の原因となる、■電気的に平衡すべきデータ対線Ｉ
）ａｔＩ）ｏが空間的に離れている方式のセル（ｏｐｅ
ｎ ｄａｔａ １ｉｎｅ ａｒｒａｎｇｅｍｅｎｔある
いは１交点セルと称す）なので雑音が大きい、ことなど
があげられる。 【発明が解決しようとする課題】 第３図は上記欠点を解消するための方式である。 すなわち、ＹＤＥＣとＸＤＥＣを分離し、センスアンプ
ＳＡに近接してレイアウトされたＹＤＥＣで選択された
φツが出力し、これでＳＡの出力を制御し、共通の出力
線Ｉ１０．Ｉ１０に出力させ方式である。しかし本方式
の欠点は、■ＹＤＥＣ。 Ｉ１０線、ＳＡを、メモリアレーＭＡＬとＭＡ２、ある
いはＭＡ３とＭＡ４の中点にレイアウトするので、レイ
アウト困難である上に、レイアウト上からみて、データ
対称り。、Ｄｏに容量の不平衡が生じ易くなり雑音が大
きくなる。■データ線の容量を小にして、ＳＡ入力端へ
の読み出し信号を大にする目的で、１本のデータ線を２
ｎ分割（本図ではｎ＝２）すると、ＹＤＥＣ，Ｉ１０線
、ＳＡともｎ組必要となり、ｎが大になるほど面積が増
大する、■１交点セルなので雑音が大きい、ことなどが
あげられる。第４図は、ＳＡとＹＤＥＣを近接してレイ
アウトすることの困難さを解消するために、ＹＤＥＣを
チップの片端に配置した例である。しかし欠点としては
、■ＳＡの出力を制御するφｙ用の制御線ＹＣは、第５
図に示すように。 データ線Ｄ０． Ｄ、と同じ配線機で形成され、このＹ
ＣがＭＡＬ図、を走るので、ＭＡＬの面積がその分だけ
大きくなる、■本来なら、ＹＣには、ＳＡを制御するだ
けの機能をもてばよいなら、ＭＡ２例は不要である。し
かしり、、Ｄ、の電気的平衡を保つために、ＭＡ２例に
も必要となる。したがってＭＡ２もＭＡＬと同様に面積
が大となる、■１交点セルなので雑音が大きい、■Ｉ１
０線が２対必要である、などがあげられる。第６図は他
の従来例である。データ対線が近接してレイアウトされ
ているメモリセル（ｆｏｌｄｅｄ ｄａｔａ ｌｉｎｅ
ａｒｒａｒｇｅｎ＋ｅｎｔ、あるいは２交点セルと称す
）なので一般に高Ｓ／Ｎであり、またＳＡをＹＤＥＣと
Ｉ１０線とは無関係にＭＡＬとＭＡ２の片端に配線でき
るので、レイアウトが容易である。しかし欠点としては
、データ線の容量を小にして、ＳＡ入力端への読み出し
信号を大にする目的で、１本のデータ線を２ｎ分割（本
例ではｎ＝２）すると、Ｉ１０線とＳＡはｎ組、ＹＤＥ
Ｃは７組必要となり、ｎが大になるほど、すなねち高集
積化、大容量化されるほど面積が大となる。 第７図は他の従来例である。利点としては、２交点セル
のレイアウトだから、データ線を２分割し、ＭＯ８Ｔ
Ｑ、、Ｑよ、 Ｑ、、 Ｑ□で選択すれば、その中点
でセンスできる。したがってメモリセルＭＣからのＳＡ
入力端への読み出し信号は、データ線の容量が分割によ
って半分となるから、従来方式（第６図）の２倍にでき
る。欠点としては、■レイアウトは２交点セルだが、動
作は１交点セルなので雑音が大きい。■Ｉ１０線のとり
出しが片側なので、ＭＡＬ列のメモリセルＭＣへの書き
込み動作が、Ｉ１０線からＱｌとＱｏならびにＱ。 とＱ、を介して行われるので低速である。■読み出し時
に、増幅された信号が、Ｑ□ｋＱｙ、ならびに−〇−０
とＱｙを介して、１／○、Ｉｌｏに出力されるので低速
である、■２交点セルのレイアウトでは、データ線ピッ
チが１交点セルのほぼ２倍なので、ＹＤＥＣとＩ１０線
をＭＡＬとＭＡ２の中点であるＳＡ部に配置できない、
したがって上記のように低速になる、■Ｉ１０線をＭＡ
Ｌ例からもとり出そうとすると、上記の低速の欠点は解
決できる。しかしＩ１０線とＹＤＥＣの分だけ面積が増
大する。などである。尚本従来例はＩ ＥＥＥＪ 、
５ｏｌｉｄ −５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、 Ｖｏ
ｗ、 Ｓ Ｃ−１５。 Ｎｏ、５．Ｏｃｔ、１９８０．Ｐ、８３１に記載されて
いる。 第８図は従来の他の例で、詳細はｌ５ＳＣＣ８１Ｔｅｃ
ｈｎｉｃａｌ Ｄｉｇｅｓｔ、 Ｐ、８４に記載されて
いる。利点は、２交点セルなので、低雑音である上に、
データ線を２分割し、その中点でセンスできる。すなわ
ちＳＡ入力端への読み出し信号は従来方式（第６図）の
２倍にできる、ことである。 しかし欠点としては、■Ｉ１０線のとり出しが片側だか
ら、ＭＡＬに属するメモリセルＭＣへの書きこみ動作が
、ＱｙとＱｌとＱｏ、ならびにＱｙと可、と−ζ−０を
介して行われるので低速である、■読み出し時に、増幅
された信号が、ＱＬとＱｙならびにＱ、とＱｙを介して
、Ｉ １０＠に出力されるので、読み出し動作が低速で
ある。■２交点セルでは、データ線ピッチが１交点セル
の２倍なので、ＹＤＥＣとＩ１０線をＭＡＬとＭＡ２の
中点であるＳＡ部に配置できない。したがって上記のよ
うに低速となる。■Ｉ１０，１３ＩをＭＡＬ例からもと
り出そうとすると、上記の低速の欠点は解決できる。 しかしＩ１０線とＹＤＥＣ分だけ面積が増大する、など
があげられる。 本発明は上述した従来例の欠点をとり除くものである。
メモリアレーの占める面積ならびにこのメモリアレー自
身が直接関係する速度あるいはＳ／Ｎに充分配慮した設
計がますます重要になる。 しかし従来方式では不充分であったが、この従来例を、
１トランジスタＭＯＳメモリを例に説明する。 第１図は、ＸとＹデコーダ（ＸＤＥＣ。 ＹＤＥＣ）をほぼ同じ位置に配慮することによって、後
述するような、ＸＤＥＣとＹＤＥＣを分離した方式に比
べてデコーダ部の面積を減少させた例である。しかし欠
点としては、■センスアップの制御信号φｙ用の線が、
第２図に示すようにメモリアレー内を途中で直角に曲が
ること、この制御線の材料が、ワード線とデータ線の材
料と同じなので、この制御線の分だけ、実効的なメモリ
セル面積が大となる。したがってデコーダ面積は小にな
っても、メモリアレー面積が大となり、結果的にチップ
面積の縮少は望めない。■デコーダの制御が複雑で、誤
操作の原因となる、■電気的に平衡すべきデータ対線Ｉ
）ａｔＩ）ｏが空間的に離れている方式のセル（ｏｐｅ
ｎ ｄａｔａ １ｉｎｅ ａｒｒａｎｇｅｍｅｎｔある
いは１交点セルと称す）なので雑音が大きい、ことなど
があげられる。 【発明が解決しようとする課題】 第３図は上記欠点を解消するための方式である。 すなわち、ＹＤＥＣとＸＤＥＣを分離し、センスアンプ
ＳＡに近接してレイアウトされたＹＤＥＣで選択された
φツが出力し、これでＳＡの出力を制御し、共通の出力
線Ｉ１０．Ｉ１０に出力させ方式である。しかし本方式
の欠点は、■ＹＤＥＣ。 Ｉ１０線、ＳＡを、メモリアレーＭＡＬとＭＡ２、ある
いはＭＡ３とＭＡ４の中点にレイアウトするので、レイ
アウト困難である上に、レイアウト上からみて、データ
対称り。、Ｄｏに容量の不平衡が生じ易くなり雑音が大
きくなる。■データ線の容量を小にして、ＳＡ入力端へ
の読み出し信号を大にする目的で、１本のデータ線を２
ｎ分割（本図ではｎ＝２）すると、ＹＤＥＣ，Ｉ１０線
、ＳＡともｎ組必要となり、ｎが大になるほど面積が増
大する、■１交点セルなので雑音が大きい、ことなどが
あげられる。第４図は、ＳＡとＹＤＥＣを近接してレイ
アウトすることの困難さを解消するために、ＹＤＥＣを
チップの片端に配置した例である。しかし欠点としては
、■ＳＡの出力を制御するφｙ用の制御線ＹＣは、第５
図に示すように。 データ線Ｄ０． Ｄ、と同じ配線機で形成され、このＹ
ＣがＭＡＬ図、を走るので、ＭＡＬの面積がその分だけ
大きくなる、■本来なら、ＹＣには、ＳＡを制御するだ
けの機能をもてばよいなら、ＭＡ２例は不要である。し
かしり、、Ｄ、の電気的平衡を保つために、ＭＡ２例に
も必要となる。したがってＭＡ２もＭＡＬと同様に面積
が大となる、■１交点セルなので雑音が大きい、■Ｉ１
０線が２対必要である、などがあげられる。第６図は他
の従来例である。データ対線が近接してレイアウトされ
ているメモリセル（ｆｏｌｄｅｄ ｄａｔａ ｌｉｎｅ
ａｒｒａｒｇｅｎ＋ｅｎｔ、あるいは２交点セルと称す
）なので一般に高Ｓ／Ｎであり、またＳＡをＹＤＥＣと
Ｉ１０線とは無関係にＭＡＬとＭＡ２の片端に配線でき
るので、レイアウトが容易である。しかし欠点としては
、データ線の容量を小にして、ＳＡ入力端への読み出し
信号を大にする目的で、１本のデータ線を２ｎ分割（本
例ではｎ＝２）すると、Ｉ１０線とＳＡはｎ組、ＹＤＥ
Ｃは７組必要となり、ｎが大になるほど、すなねち高集
積化、大容量化されるほど面積が大となる。 第７図は他の従来例である。利点としては、２交点セル
のレイアウトだから、データ線を２分割し、ＭＯ８Ｔ
Ｑ、、Ｑよ、 Ｑ、、 Ｑ□で選択すれば、その中点
でセンスできる。したがってメモリセルＭＣからのＳＡ
入力端への読み出し信号は、データ線の容量が分割によ
って半分となるから、従来方式（第６図）の２倍にでき
る。欠点としては、■レイアウトは２交点セルだが、動
作は１交点セルなので雑音が大きい。■Ｉ１０線のとり
出しが片側なので、ＭＡＬ列のメモリセルＭＣへの書き
込み動作が、Ｉ１０線からＱｌとＱｏならびにＱ。 とＱ、を介して行われるので低速である。■読み出し時
に、増幅された信号が、Ｑ□ｋＱｙ、ならびに−〇−０
とＱｙを介して、１／○、Ｉｌｏに出力されるので低速
である、■２交点セルのレイアウトでは、データ線ピッ
チが１交点セルのほぼ２倍なので、ＹＤＥＣとＩ１０線
をＭＡＬとＭＡ２の中点であるＳＡ部に配置できない、
したがって上記のように低速になる、■Ｉ１０線をＭＡ
Ｌ例からもとり出そうとすると、上記の低速の欠点は解
決できる。しかしＩ１０線とＹＤＥＣの分だけ面積が増
大する。などである。尚本従来例はＩ ＥＥＥＪ 、
５ｏｌｉｄ −５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、 Ｖｏ
ｗ、 Ｓ Ｃ−１５。 Ｎｏ、５．Ｏｃｔ、１９８０．Ｐ、８３１に記載されて
いる。 第８図は従来の他の例で、詳細はｌ５ＳＣＣ８１Ｔｅｃ
ｈｎｉｃａｌ Ｄｉｇｅｓｔ、 Ｐ、８４に記載されて
いる。利点は、２交点セルなので、低雑音である上に、
データ線を２分割し、その中点でセンスできる。すなわ
ちＳＡ入力端への読み出し信号は従来方式（第６図）の
２倍にできる、ことである。 しかし欠点としては、■Ｉ１０線のとり出しが片側だか
ら、ＭＡＬに属するメモリセルＭＣへの書きこみ動作が
、ＱｙとＱｌとＱｏ、ならびにＱｙと可、と−ζ−０を
介して行われるので低速である、■読み出し時に、増幅
された信号が、ＱＬとＱｙならびにＱ、とＱｙを介して
、Ｉ １０＠に出力されるので、読み出し動作が低速で
ある。■２交点セルでは、データ線ピッチが１交点セル
の２倍なので、ＹＤＥＣとＩ１０線をＭＡＬとＭＡ２の
中点であるＳＡ部に配置できない。したがって上記のよ
うに低速となる。■Ｉ１０，１３ＩをＭＡＬ例からもと
り出そうとすると、上記の低速の欠点は解決できる。 しかしＩ１０線とＹＤＥＣ分だけ面積が増大する、など
があげられる。 本発明は上述した従来例の欠点をとり除くものである。
上記目的を達成する為に本発明では、メモリアレーを多
数のアレーに分割し、各アレーに属する複数のデータ線
に共通な共通信号線を有し、上記データ線と共通信号線
を接続する手段を有し、該手段を制御する制御線を有し
、更に、データ線を交叉したものである。 ［作用］ 本発明の構成により、大規模半導体集積回路の構成が容
易になり、メモリアレー分割及び、共通信号線らにより
、高速化が達成され、その制御を制御線によって行うの
で、装置設計の自由度が増大し、更にデータ線を交叉こ
とによって低雑音化できる。 【実施例１ 以下実施例で具体的に説明する。 第９図は本発明の概念を示したものである。すなわち、
ワード線Ｗとデータ線Ｄ ｉ Ｊでマトリクスを構成し
てメモリアレーを形成するメモリにおいて、１本のデー
タ線を図示するようにＤｏ。ｔＤｌｌＬｔＤＯ，、Ｄ、
、のように分割し、分割した各データ線の一部に、Ｙデ
コーダとＹドライバ（図中ではＹＤＥＣ）による出力制
御信号Ｙｃｏで制御されるスイッチｓｗ、。、ｓｗ、、
、ｓｗ、、、ｓｗ、、を設け、他に属する分割されたデ
ータ線（たとえばＤｌ。）と共通な共通人出方線Ｉ１０
（０）。 Ｉｌｏ （１）、Ｉｌｏ （２）、Ｉｌｏ （３）との
間でデータの授受を行うようにしたものである。 こうすることによって、データ線が細分化されるために
、Ｘデコーダとワードドライバ（図中ではＸＤＥＣの総
称）で選択ワード線Ｗに現われたワード電圧によってメ
モリセルＭＣがらデータ線Ｄ０゜に高速で高出力電圧の
読み出し信号が得られる１水力式では細分化することに
よるチップ面積の増加は抑えられる。すなわち従来例（
第３図）のように各スイッチの部分にＹＤＥＣをレイア
ウトする必要がなく、細分化されたデータ線に共通なＹ
ＤＥＣまでに合うからである。 さらに第９図で、ＹＣをＤ Ｉ Ｊと異なる製造工程で
形成すれば、立体配線が可能となるから、メモリアレー
の面積増加はない、たとえばワード線をポリＳｉあるい
はＭｏなどの金属で、Ｄ ｉ Ｊの主要部を第１層目の
Ａｌ１で、ＹＣを第２層目のＡＱで形成することも考え
られる。あるいはワード線を第１ＪＩ目のＡＱで、ＤＩ
Ｊの主要部をｐｏｌｙｓｉあるいは拡散層で形成し、Ｙ
Ｃを第２暦日のＡＱで形成することも考えられる。これ
は第１０．ｌ’ｌの１トランジスタセルに示すようにメ
モリセル（第１０図は２交点セル、第１１図は１交点セ
ル）によって異なるわけであるが、要するに立体配線を
行えばよい。 即ち、第１２図に示す１交点セルの場合の従来例（、）
と本発明（ｂ）、及び第１３図に示す２交点セルの場合
の本発明（ａ）（ｂ）に於て１本発明ではＹＣ（図中破
線）をワード線Ｗやデータ線りを設ける層とは別の層に
設けることにより、レイアウト上の問題やＹＣを設ける
ことによるセル面積増大の問題を解決したのである。 更に、第１４．１５図は２交点セルにおいて、データ対
線２組で１本のＹＣを共有する例である。 第１４図は同じサブアレー内の隣接対線と共有した場合
で、（ｂ）は（ａ）のデータ線を２分割してＩｌｏを中
間に配置した例である。第１５図は、異なるサブアレー
内の対線とＹＣを共有したもので、（ｂ）は上記同様に
データ対線をさらに２分割した例である。 また、第１６図は、２交点セルを用いた第９図の具体例
であり、第１７図は第１６図のさらに詳細な具体例を示
す。すなわち第１６図は、データ対線、Ｄ ｔ Ｊ Ｉ
Ｄ ＩＪと他のデータ対線Ｄ Ｉ Ｊ 、 Ｄ １
．＋に共通にＳＡを配置した例である。ＳＡを共通にＸ
ＤＥＣで制御されるゲートコントロールＧＣを介してＤ
ｔｔ、ＤｉａあるいはＤＩＪ、Ｄ目′に結線し、いずれ
か一方の、選択されたメモリセルＭＣに属するＧＣをＯ
Ｎにすれば、ＭＣからの読み出し信号電圧は第８図同様
に充分得られる。その信号電圧は各ＳＡで増幅され、こ
の増幅された信号は、ＹＤＥＣで制御されて出力される
Ｙｃによって制御される。たとえばＹｏｏが選択された
結果、ＹＣ，にパルス電圧が現われると、ｙｃ、によっ
て制御されるＳＡの出力だけが各Ｉ１０線Ｉ１０（０）
、Ｉｌｏ （１）、・・・・・・に現われ、さらにリー
ド／ラインコントロール回路（ＲＷＣ）によって、アド
レス信号Ａと書き込み読み出し制御信号ＷＥに制御され
たデータ出力り。ｕｔがチップ外部にとり出される。書
き込みも同様に、チップ外部からのデータ入力Ｄｉが選
択されたＩ１０線に入力されて、選択されたＭＣに入力
されることによって行われる。 第１７図第１８図を用いてさらに詳細に説明する。まず
プリチャージ信号φＰによって全ノード（Ｄｏ、毛τ、
ＣＤ、、ＣＤ、、Ｄ、’ 、Ｄ、’ など）が高電位に
プリチャージされた後、ＸＤＥＣによってワード線Ｗが
選択されてワードパルスψ胃が出力されると、それに接
続される全ＨＣが選択されて、それに対応したデータ線
（たとえばＤＯ）に、ＭＣの記憶容量Ｃｓとデータ線の
容量とで決定される微小信号電圧が出力される。同時に
ダミーセルＤＣからも、φＯＷをＯＮすることによって
ＣＤ、に参照電圧が発生する。尚、ワード線が選択され
る以前に１選択されるＭＣが屈さないゲートコントロー
ルＧＣ’ は、ＧＣＬ’はプリチャージ時の高レベルか
ら低レベルにすることによってＯＦＦとなり、ＧＣはＯ
Ｎのままとなっている。 したがって、Ｄ、 、 、ＣＤ、にはＭＣからの情報に
対応した信号電圧が、Ｄ、、ＣＤ工にはＤＣからの参照
電圧が現われる。この参照電圧は、ＤＣの容量ｓ がｉ−にばれているために、ＭＣの情報ｉｔ １ ｔｐ
“０″に対応してＤｏ、ＣＤ、に現われる読み出し電圧
の中間に設定されるから、センスアンプＳＡの入力端に
は、情報″１”Ｏ”に対応した微妙な変動電圧が常に現
われることになる。その後に起動パルスφゐによってＳ
Ａを動作させて上記の差動電圧を増幅する。その後でＹ
デコーダＹＤＥＣで選択されたＹＣにφ、が出力され、
増幅された差動電圧は、スイッチＳＷを経てＩ１０線に
差動でとり出される６本回路の特長は、■第８図のよう
にｌ１０１のとり出しが片側ではなく５ＭＡとＭＡ’の
中間になっているので高速に読み出し書き込み動作がで
きる、■プリチャージ回路ｐｃや、ＤＣがＭＡ、ＭＡ’
に共通化されているのでそれだけ面積が小になる、こ
とである。もちろんこれらの回路を共通にせずに従来の
ように各ＭＡ、ＭＡ’ に配置することもできる。尚第
１８図は電源電圧Ｖｃｃ＝５Ｖの例であり、φ、。 ＧＣＬ、ＧＣＬ’が７．５ｖなのは、データ線り、、Ｄ
、に同じ電圧がプリチャージされるように。 充分高電圧を与えるためである。また、φＷ。 φＯＷを７．５ｖにしているのは、ワード線をコンデン
サで７．５■に昇圧することによって、メモリセルから
の読み出し電圧を高くとるためである。 このための具体的回路はよく知られているので図中には
省略しである。またφｙが７．５ｖなのは、ＣＤ、、
ＣＤ、からＩｌｏ、Ｉｌｏに高速に信号がとり出せるよ
うに、ＳＷ内のＭＯ３Ｔのｇｍを高めるためである。φ
ｙを７．５ｖに昇圧する方式は、本発明の方式に特有な
ものなので第１９〜２１図に具体的に示した。すなわち
従来は、第６図のようなデータ線り。、Ｄｏから高速で
Ｉ１０線に信号をとり出す為に第１５図のような回路が
用いられている。本回路の欠点はＱｔとＱｔのゲート電
圧が、非選択の場合にフローティング状態になることで
ある。しかしたとえフローティングになっていても、こ
のゲートからの引出線は短いために、結合電圧が現われ
てＱｔ、Ｑｔが非選択のはずなのにＯＮになることはな
い、しかしこの回路を本発明にそのまま使うわけにはい
かない、なぜならＹＣはメモリアレー内をかなり長く走
る配線になり結合電圧も増大するからである。そこで第
２０゜２１図の回路を用いればよい。Ｑ、とＱ２により
非選択ＹＣは低インピーダンスでアース電位になるので
結合電圧はＹＣにほとんど現われない。 第２２図は、第１７図において、ＹＣとデータ対線り、
、 Ｄ、との結合容量を等しく、ＤｏとＤｏの容量を等
しくして等測的に雑音を減少させるための一実施例であ
る。２交点セルの場合には、第１０図に示すように、Ｙ
Ｃをり、、Ｄ、の中間にレイアウトしたとしても、層が
異なるために、製造工程でおこるマスクずれによってり
、、Ｄ、の容量が異なってしまい、これが雑音源にもな
る。そこでマスクずれがおきても、ＹＣを対線（Ｄｏ−
Ｄｌｌ）内のいずれか一方のデータ線に奇数回交叉させ
る（図では１回交叉）ことによって、 Ｄ、、 Ｄ、と
もにＣ，＋Ｃ１の容量を等しく分かつことができる。 第２３図は他の一実施例で、対線同志を奇数回交叉させ
た例である。 第２４図は、第１６．１７図の実施例において、ＳＷが
ＹＣだけで制御されるのに対して、ＹＣとＸＤＥＣによ
って制御されるＩＯＣで制御される例である。すなわち
選択されたＸとＹの交点に存在するＳＷのみがＯＮとな
るから第１６図の工１０ （０）、Ｉｌｏ （１）など
に任意に出力をとり出すことができる。これは前もって
Ｉｌｏ （０）。 Ｉｌｏ （１）をデコードできることを意味するから、
ＲＷＣに簡略化された回路が採用できる。 第２５図は、第２４図を拡張することによって、ＹＣを
各データ対線対応ではなく、２組のデータ対線対応に設
けた例である。こうすることはよってＹＣの配線本数が
半分、すなわち配線ピッチはこれまでの実施例の２倍に
拡がるので製造が容易となる。本回路の動作は、第２４
図と同様に、ＩＯＣ（０）、ＩＯＣ（１） とＹＣと（
７）−Ｍが取れたＳＷのみがＯＮとなるが、ここでは、
ｌ０Ｃ（０）とＩＯＣ（１）にＸ系アドレス信号の他に
Ｙ系アドレス信号の情報が含まれている点で異なる。す
なわち、データ線り、、 Ｄ、の対が選ばれるときは、
ＩＯＣ（０）データ線り工、Ｄ１の対が選ばれるときは
、ＩＯＣ（０）がＸ （Ｙ）ＤＥＣによって選択される
（通常は信号１１１ ＩＩが出力される）。なお、上に
述べたＸ系、Ｙ系アドレス信号とは、単純に平面的な２
次点の配置におけるＸ。 Ｙを意味するものであり、メモリの論理的なアドレスと
は区別されるべきものであることは言うまでもない。 なお、ここでは２組のデータ対線対応にＹＣを設けたが
、任意の組数のデータ対線に対応して設けることのでき
ることは言うまでもない。 第２６図は、上記と同様ＹＣの配線ピッチをたとえば２
倍に拡げる別の実施例であり、ここでは、Ｉｌｏ線を２
組設け、ＣＤＯ，ＣＤＯには工／○ｌ１０−１をＳＷに
よって接続し、外部との受信授受を行なう構成になって
いる。この２組のＩｌｏ線は、たとえば第９図に述べた
ＲＷＣによってそのいずれかを選択して、Ｄｉ Ｄｏ
ｕｔと接続するが、この他に、Ｄｉ Ｄｏｕｔを複数
本設は選択動作なしに、直接Ｄｉ、Ｄｏｕｔとの接続す
ることも可能である。 本実施例によっても、第２５図と同様にＹＣの配線ピッ
チを拡げることができ、製造が容具になる。 さてこれまでの実施例は、第９．１６．１７図を基本と
してきたが、第１図に示すようにＸ、Ｙデコーダを近接
に配置した構成がとれることも明らかである。第２７図
はそのための一実施例である。ここでは、前に述べた第
１７図の実施例において、Ｘ、Ｙデコーダを共用した例
を示したが、他の実施例においても同様に適用可能なこ
とは言うまでもない。 同図のＸＤＥＣ，Ｙ−ＤＥＣは第２８図に示すように、
時間帯を分けてＸデコーダの動作（Ａ）およびＹデコー
ダの動作（Ｂ）を行なう。ＷＤ。 ＹＤによってこの出力φＸＦとφＸ、φｙの一致がとら
れ、ｗ、ｙｃの出力が形成される。また第２７図でＷＤ
、ＹＤは単なる論理積の記号で示しであるが、具体的に
はたとえば第２０図に示すような回路のように構成され
る。以上のように形成された、Ｗ、ＹＤは既に述べた他
の実施例と同じように、配置、配線がなされ、所定の動
作を行なう。 本実施例においても第１図の従来技術で指摘した問題点
のうち、■のデコーダの制御性に関する問題点は残るが
、ＷとＹＣと異なる層の導体で形成し、また２交点形の
メモリセルを用いることにより、■、■の問題点は解決
でき、実用価値が高くなる。 なお、第２７図において、図面右部に示したＸＤＥＣに
はＹデコーダの機能を持たしていないが、これはＹＣの
形成に必要とするデコーダの数が図面左部のデコーダの
数似内であることを仮定したためであり、場合によって
は右部のデコーダにも左部デコーダと同様の機能を持た
せる場合もありうる。また、ＷＤとＹＤを並置して設計
することが占有面積の関係で困難な場合には、ＹＤの回
路を複数のデコーダ部に分配して設計することも可能で
ある。 第２９図、３０図は、これまで述べてきた実施例が２交
点セルを対象にしてきたのに対して、１交点セルあるい
はフリップフロップ型のスタティック型メモリセルに対
する実施例である。第２９図のＸＤＥＣの配置について
述べる。通常の２交点セルはワード線は比較的抵抗の高
い配線機（たとえば、ｐｏｌｙｓｉ）が使用されるので
、そのワード線遅延時間が問題となる。そこでその時間
を極力小さく抑えるために、第１６図のように、ワード
線を分割しその中心にＸデコーダやドライバ（ＸＤＥＣ
と総称して図示しである）を配置したわけである。これ
に対し、１交点セルではワード線が抵抗の低いＡＱで形
成されているために、ワード線を分割する必要はなく、
第２９図のようにＸＤＥＣは一端に配置でき、ドライバ
も片側１個でよいために面積が小にできる。したがって
使用するメモリセルに応じてＸＤＥＣの位置も適宜変え
ることができる。 次に以上の実施例を用いて実際にチップ設計する場合に
問題となる周辺回路の配置について、本発明と直接関連
する具体的実施例を述べる。 メモリＬＳＩは汎用性が重視されるために、世界標準の
Ｄ Ｉ Ｐ （Ｄｕａｌ Ｉｎ Ｌｉｍｅ Ｐａｃｈａ
ｇｅ）が用いられる。このＤＩＰには細長いチップ形状
のものほど収容しやすい。−六本発明では、データ線を
細分化することに特長がある。しかしデータ線を細分化
するほどデータ線方向、つまりｙｃ力方向長くなる。そ
こでＹＣ方向をチップ長辺方向に一致させるようにメモ
リセルを配置すれば、ＤＩＰに収容しやすいメモリセル
を設計できることになる。第１６．１７図を用いたこの
場合のチップの概念図を第３１図に示す。ここでＰＲＣ
Ｉ。 ＰＲＣ２はアドレスバッファ回路やその他の制御回路を
示す。 第３２図は、前述したようにＹＣのピッチを拡げ、その
中にＹＣとは異なる信号や給電線をＹＣと同じ層を用い
て配置した例である。たとえばこの信号が周辺回路ＰＲ
ＣＩ、ＰＲＣＺ間のやりとりだけに関係する信号とすれ
ば、メモリアレー内をメモリアレーの面積を大きくする
ことなく走らせることができるから、チップ面積の低減
になる。 【発明の効果１ 以上から明らかなように、本発明によれば、高速、高集
積メモリが実現できる。
数のアレーに分割し、各アレーに属する複数のデータ線
に共通な共通信号線を有し、上記データ線と共通信号線
を接続する手段を有し、該手段を制御する制御線を有し
、更に、データ線を交叉したものである。 ［作用］ 本発明の構成により、大規模半導体集積回路の構成が容
易になり、メモリアレー分割及び、共通信号線らにより
、高速化が達成され、その制御を制御線によって行うの
で、装置設計の自由度が増大し、更にデータ線を交叉こ
とによって低雑音化できる。 【実施例１ 以下実施例で具体的に説明する。 第９図は本発明の概念を示したものである。すなわち、
ワード線Ｗとデータ線Ｄ ｉ Ｊでマトリクスを構成し
てメモリアレーを形成するメモリにおいて、１本のデー
タ線を図示するようにＤｏ。ｔＤｌｌＬｔＤＯ，、Ｄ、
、のように分割し、分割した各データ線の一部に、Ｙデ
コーダとＹドライバ（図中ではＹＤＥＣ）による出力制
御信号Ｙｃｏで制御されるスイッチｓｗ、。、ｓｗ、、
、ｓｗ、、、ｓｗ、、を設け、他に属する分割されたデ
ータ線（たとえばＤｌ。）と共通な共通人出方線Ｉ１０
（０）。 Ｉｌｏ （１）、Ｉｌｏ （２）、Ｉｌｏ （３）との
間でデータの授受を行うようにしたものである。 こうすることによって、データ線が細分化されるために
、Ｘデコーダとワードドライバ（図中ではＸＤＥＣの総
称）で選択ワード線Ｗに現われたワード電圧によってメ
モリセルＭＣがらデータ線Ｄ０゜に高速で高出力電圧の
読み出し信号が得られる１水力式では細分化することに
よるチップ面積の増加は抑えられる。すなわち従来例（
第３図）のように各スイッチの部分にＹＤＥＣをレイア
ウトする必要がなく、細分化されたデータ線に共通なＹ
ＤＥＣまでに合うからである。 さらに第９図で、ＹＣをＤ Ｉ Ｊと異なる製造工程で
形成すれば、立体配線が可能となるから、メモリアレー
の面積増加はない、たとえばワード線をポリＳｉあるい
はＭｏなどの金属で、Ｄ ｉ Ｊの主要部を第１層目の
Ａｌ１で、ＹＣを第２層目のＡＱで形成することも考え
られる。あるいはワード線を第１ＪＩ目のＡＱで、ＤＩ
Ｊの主要部をｐｏｌｙｓｉあるいは拡散層で形成し、Ｙ
Ｃを第２暦日のＡＱで形成することも考えられる。これ
は第１０．ｌ’ｌの１トランジスタセルに示すようにメ
モリセル（第１０図は２交点セル、第１１図は１交点セ
ル）によって異なるわけであるが、要するに立体配線を
行えばよい。 即ち、第１２図に示す１交点セルの場合の従来例（、）
と本発明（ｂ）、及び第１３図に示す２交点セルの場合
の本発明（ａ）（ｂ）に於て１本発明ではＹＣ（図中破
線）をワード線Ｗやデータ線りを設ける層とは別の層に
設けることにより、レイアウト上の問題やＹＣを設ける
ことによるセル面積増大の問題を解決したのである。 更に、第１４．１５図は２交点セルにおいて、データ対
線２組で１本のＹＣを共有する例である。 第１４図は同じサブアレー内の隣接対線と共有した場合
で、（ｂ）は（ａ）のデータ線を２分割してＩｌｏを中
間に配置した例である。第１５図は、異なるサブアレー
内の対線とＹＣを共有したもので、（ｂ）は上記同様に
データ対線をさらに２分割した例である。 また、第１６図は、２交点セルを用いた第９図の具体例
であり、第１７図は第１６図のさらに詳細な具体例を示
す。すなわち第１６図は、データ対線、Ｄ ｔ Ｊ Ｉ
Ｄ ＩＪと他のデータ対線Ｄ Ｉ Ｊ 、 Ｄ １
．＋に共通にＳＡを配置した例である。ＳＡを共通にＸ
ＤＥＣで制御されるゲートコントロールＧＣを介してＤ
ｔｔ、ＤｉａあるいはＤＩＪ、Ｄ目′に結線し、いずれ
か一方の、選択されたメモリセルＭＣに属するＧＣをＯ
Ｎにすれば、ＭＣからの読み出し信号電圧は第８図同様
に充分得られる。その信号電圧は各ＳＡで増幅され、こ
の増幅された信号は、ＹＤＥＣで制御されて出力される
Ｙｃによって制御される。たとえばＹｏｏが選択された
結果、ＹＣ，にパルス電圧が現われると、ｙｃ、によっ
て制御されるＳＡの出力だけが各Ｉ１０線Ｉ１０（０）
、Ｉｌｏ （１）、・・・・・・に現われ、さらにリー
ド／ラインコントロール回路（ＲＷＣ）によって、アド
レス信号Ａと書き込み読み出し制御信号ＷＥに制御され
たデータ出力り。ｕｔがチップ外部にとり出される。書
き込みも同様に、チップ外部からのデータ入力Ｄｉが選
択されたＩ１０線に入力されて、選択されたＭＣに入力
されることによって行われる。 第１７図第１８図を用いてさらに詳細に説明する。まず
プリチャージ信号φＰによって全ノード（Ｄｏ、毛τ、
ＣＤ、、ＣＤ、、Ｄ、’ 、Ｄ、’ など）が高電位に
プリチャージされた後、ＸＤＥＣによってワード線Ｗが
選択されてワードパルスψ胃が出力されると、それに接
続される全ＨＣが選択されて、それに対応したデータ線
（たとえばＤＯ）に、ＭＣの記憶容量Ｃｓとデータ線の
容量とで決定される微小信号電圧が出力される。同時に
ダミーセルＤＣからも、φＯＷをＯＮすることによって
ＣＤ、に参照電圧が発生する。尚、ワード線が選択され
る以前に１選択されるＭＣが屈さないゲートコントロー
ルＧＣ’ は、ＧＣＬ’はプリチャージ時の高レベルか
ら低レベルにすることによってＯＦＦとなり、ＧＣはＯ
Ｎのままとなっている。 したがって、Ｄ、 、 、ＣＤ、にはＭＣからの情報に
対応した信号電圧が、Ｄ、、ＣＤ工にはＤＣからの参照
電圧が現われる。この参照電圧は、ＤＣの容量ｓ がｉ−にばれているために、ＭＣの情報ｉｔ １ ｔｐ
“０″に対応してＤｏ、ＣＤ、に現われる読み出し電圧
の中間に設定されるから、センスアンプＳＡの入力端に
は、情報″１”Ｏ”に対応した微妙な変動電圧が常に現
われることになる。その後に起動パルスφゐによってＳ
Ａを動作させて上記の差動電圧を増幅する。その後でＹ
デコーダＹＤＥＣで選択されたＹＣにφ、が出力され、
増幅された差動電圧は、スイッチＳＷを経てＩ１０線に
差動でとり出される６本回路の特長は、■第８図のよう
にｌ１０１のとり出しが片側ではなく５ＭＡとＭＡ’の
中間になっているので高速に読み出し書き込み動作がで
きる、■プリチャージ回路ｐｃや、ＤＣがＭＡ、ＭＡ’
に共通化されているのでそれだけ面積が小になる、こ
とである。もちろんこれらの回路を共通にせずに従来の
ように各ＭＡ、ＭＡ’ に配置することもできる。尚第
１８図は電源電圧Ｖｃｃ＝５Ｖの例であり、φ、。 ＧＣＬ、ＧＣＬ’が７．５ｖなのは、データ線り、、Ｄ
、に同じ電圧がプリチャージされるように。 充分高電圧を与えるためである。また、φＷ。 φＯＷを７．５ｖにしているのは、ワード線をコンデン
サで７．５■に昇圧することによって、メモリセルから
の読み出し電圧を高くとるためである。 このための具体的回路はよく知られているので図中には
省略しである。またφｙが７．５ｖなのは、ＣＤ、、
ＣＤ、からＩｌｏ、Ｉｌｏに高速に信号がとり出せるよ
うに、ＳＷ内のＭＯ３Ｔのｇｍを高めるためである。φ
ｙを７．５ｖに昇圧する方式は、本発明の方式に特有な
ものなので第１９〜２１図に具体的に示した。すなわち
従来は、第６図のようなデータ線り。、Ｄｏから高速で
Ｉ１０線に信号をとり出す為に第１５図のような回路が
用いられている。本回路の欠点はＱｔとＱｔのゲート電
圧が、非選択の場合にフローティング状態になることで
ある。しかしたとえフローティングになっていても、こ
のゲートからの引出線は短いために、結合電圧が現われ
てＱｔ、Ｑｔが非選択のはずなのにＯＮになることはな
い、しかしこの回路を本発明にそのまま使うわけにはい
かない、なぜならＹＣはメモリアレー内をかなり長く走
る配線になり結合電圧も増大するからである。そこで第
２０゜２１図の回路を用いればよい。Ｑ、とＱ２により
非選択ＹＣは低インピーダンスでアース電位になるので
結合電圧はＹＣにほとんど現われない。 第２２図は、第１７図において、ＹＣとデータ対線り、
、 Ｄ、との結合容量を等しく、ＤｏとＤｏの容量を等
しくして等測的に雑音を減少させるための一実施例であ
る。２交点セルの場合には、第１０図に示すように、Ｙ
Ｃをり、、Ｄ、の中間にレイアウトしたとしても、層が
異なるために、製造工程でおこるマスクずれによってり
、、Ｄ、の容量が異なってしまい、これが雑音源にもな
る。そこでマスクずれがおきても、ＹＣを対線（Ｄｏ−
Ｄｌｌ）内のいずれか一方のデータ線に奇数回交叉させ
る（図では１回交叉）ことによって、 Ｄ、、 Ｄ、と
もにＣ，＋Ｃ１の容量を等しく分かつことができる。 第２３図は他の一実施例で、対線同志を奇数回交叉させ
た例である。 第２４図は、第１６．１７図の実施例において、ＳＷが
ＹＣだけで制御されるのに対して、ＹＣとＸＤＥＣによ
って制御されるＩＯＣで制御される例である。すなわち
選択されたＸとＹの交点に存在するＳＷのみがＯＮとな
るから第１６図の工１０ （０）、Ｉｌｏ （１）など
に任意に出力をとり出すことができる。これは前もって
Ｉｌｏ （０）。 Ｉｌｏ （１）をデコードできることを意味するから、
ＲＷＣに簡略化された回路が採用できる。 第２５図は、第２４図を拡張することによって、ＹＣを
各データ対線対応ではなく、２組のデータ対線対応に設
けた例である。こうすることはよってＹＣの配線本数が
半分、すなわち配線ピッチはこれまでの実施例の２倍に
拡がるので製造が容易となる。本回路の動作は、第２４
図と同様に、ＩＯＣ（０）、ＩＯＣ（１） とＹＣと（
７）−Ｍが取れたＳＷのみがＯＮとなるが、ここでは、
ｌ０Ｃ（０）とＩＯＣ（１）にＸ系アドレス信号の他に
Ｙ系アドレス信号の情報が含まれている点で異なる。す
なわち、データ線り、、 Ｄ、の対が選ばれるときは、
ＩＯＣ（０）データ線り工、Ｄ１の対が選ばれるときは
、ＩＯＣ（０）がＸ （Ｙ）ＤＥＣによって選択される
（通常は信号１１１ ＩＩが出力される）。なお、上に
述べたＸ系、Ｙ系アドレス信号とは、単純に平面的な２
次点の配置におけるＸ。 Ｙを意味するものであり、メモリの論理的なアドレスと
は区別されるべきものであることは言うまでもない。 なお、ここでは２組のデータ対線対応にＹＣを設けたが
、任意の組数のデータ対線に対応して設けることのでき
ることは言うまでもない。 第２６図は、上記と同様ＹＣの配線ピッチをたとえば２
倍に拡げる別の実施例であり、ここでは、Ｉｌｏ線を２
組設け、ＣＤＯ，ＣＤＯには工／○ｌ１０−１をＳＷに
よって接続し、外部との受信授受を行なう構成になって
いる。この２組のＩｌｏ線は、たとえば第９図に述べた
ＲＷＣによってそのいずれかを選択して、Ｄｉ Ｄｏ
ｕｔと接続するが、この他に、Ｄｉ Ｄｏｕｔを複数
本設は選択動作なしに、直接Ｄｉ、Ｄｏｕｔとの接続す
ることも可能である。 本実施例によっても、第２５図と同様にＹＣの配線ピッ
チを拡げることができ、製造が容具になる。 さてこれまでの実施例は、第９．１６．１７図を基本と
してきたが、第１図に示すようにＸ、Ｙデコーダを近接
に配置した構成がとれることも明らかである。第２７図
はそのための一実施例である。ここでは、前に述べた第
１７図の実施例において、Ｘ、Ｙデコーダを共用した例
を示したが、他の実施例においても同様に適用可能なこ
とは言うまでもない。 同図のＸＤＥＣ，Ｙ−ＤＥＣは第２８図に示すように、
時間帯を分けてＸデコーダの動作（Ａ）およびＹデコー
ダの動作（Ｂ）を行なう。ＷＤ。 ＹＤによってこの出力φＸＦとφＸ、φｙの一致がとら
れ、ｗ、ｙｃの出力が形成される。また第２７図でＷＤ
、ＹＤは単なる論理積の記号で示しであるが、具体的に
はたとえば第２０図に示すような回路のように構成され
る。以上のように形成された、Ｗ、ＹＤは既に述べた他
の実施例と同じように、配置、配線がなされ、所定の動
作を行なう。 本実施例においても第１図の従来技術で指摘した問題点
のうち、■のデコーダの制御性に関する問題点は残るが
、ＷとＹＣと異なる層の導体で形成し、また２交点形の
メモリセルを用いることにより、■、■の問題点は解決
でき、実用価値が高くなる。 なお、第２７図において、図面右部に示したＸＤＥＣに
はＹデコーダの機能を持たしていないが、これはＹＣの
形成に必要とするデコーダの数が図面左部のデコーダの
数似内であることを仮定したためであり、場合によって
は右部のデコーダにも左部デコーダと同様の機能を持た
せる場合もありうる。また、ＷＤとＹＤを並置して設計
することが占有面積の関係で困難な場合には、ＹＤの回
路を複数のデコーダ部に分配して設計することも可能で
ある。 第２９図、３０図は、これまで述べてきた実施例が２交
点セルを対象にしてきたのに対して、１交点セルあるい
はフリップフロップ型のスタティック型メモリセルに対
する実施例である。第２９図のＸＤＥＣの配置について
述べる。通常の２交点セルはワード線は比較的抵抗の高
い配線機（たとえば、ｐｏｌｙｓｉ）が使用されるので
、そのワード線遅延時間が問題となる。そこでその時間
を極力小さく抑えるために、第１６図のように、ワード
線を分割しその中心にＸデコーダやドライバ（ＸＤＥＣ
と総称して図示しである）を配置したわけである。これ
に対し、１交点セルではワード線が抵抗の低いＡＱで形
成されているために、ワード線を分割する必要はなく、
第２９図のようにＸＤＥＣは一端に配置でき、ドライバ
も片側１個でよいために面積が小にできる。したがって
使用するメモリセルに応じてＸＤＥＣの位置も適宜変え
ることができる。 次に以上の実施例を用いて実際にチップ設計する場合に
問題となる周辺回路の配置について、本発明と直接関連
する具体的実施例を述べる。 メモリＬＳＩは汎用性が重視されるために、世界標準の
Ｄ Ｉ Ｐ （Ｄｕａｌ Ｉｎ Ｌｉｍｅ Ｐａｃｈａ
ｇｅ）が用いられる。このＤＩＰには細長いチップ形状
のものほど収容しやすい。−六本発明では、データ線を
細分化することに特長がある。しかしデータ線を細分化
するほどデータ線方向、つまりｙｃ力方向長くなる。そ
こでＹＣ方向をチップ長辺方向に一致させるようにメモ
リセルを配置すれば、ＤＩＰに収容しやすいメモリセル
を設計できることになる。第１６．１７図を用いたこの
場合のチップの概念図を第３１図に示す。ここでＰＲＣ
Ｉ。 ＰＲＣ２はアドレスバッファ回路やその他の制御回路を
示す。 第３２図は、前述したようにＹＣのピッチを拡げ、その
中にＹＣとは異なる信号や給電線をＹＣと同じ層を用い
て配置した例である。たとえばこの信号が周辺回路ＰＲ
ＣＩ、ＰＲＣＺ間のやりとりだけに関係する信号とすれ
ば、メモリアレー内をメモリアレーの面積を大きくする
ことなく走らせることができるから、チップ面積の低減
になる。 【発明の効果１ 以上から明らかなように、本発明によれば、高速、高集
積メモリが実現できる。
第１図乃至第８図は、従来例を説明するための図、第９
図は、本発明を説明するための概念図、第１０図及び第
１１図は、メモリセルを説明するための図、第１２図（
ａ）は１本発明の一実施例（同図（ｂ））を説明するた
めの比較対照用従来例、第１２図（ｂ）及び第１３図乃
至第３２図は本発明の一実施例もしくは一実施例の要部
を示す図である。 ＳＡ・・・センスアンプ、ＹＣ・・・制御線、ＭＡ・・
・メモリアレー、Ｗ・・・ワード線、Ｄ・・・データ線
、ＭＣ・・・メモリセル、ＳＷ・・・スイッチ、ＤＣ・
・・ダミーセル。 第２図 ５ −４０ □ｔ 湊５０ （Ａｌ’、 ＰＣ）Ｌ１２り 隼１７図 、４−Ａ’析釦 箒／２図 ￥／Ｊ目 竿ｌ卒区 （ａ−ン （−６〕 −■二］ ｆ’１Ｍ 隼！３目 華７２図 ≠２２図 竿２３図 第２１１．目 阜２！；図 竿２乙区 不ｚｇ図 一−−−−−→−と ｖＰｚｑ回
図は、本発明を説明するための概念図、第１０図及び第
１１図は、メモリセルを説明するための図、第１２図（
ａ）は１本発明の一実施例（同図（ｂ））を説明するた
めの比較対照用従来例、第１２図（ｂ）及び第１３図乃
至第３２図は本発明の一実施例もしくは一実施例の要部
を示す図である。 ＳＡ・・・センスアンプ、ＹＣ・・・制御線、ＭＡ・・
・メモリアレー、Ｗ・・・ワード線、Ｄ・・・データ線
、ＭＣ・・・メモリセル、ＳＷ・・・スイッチ、ＤＣ・
・・ダミーセル。 第２図 ５ −４０ □ｔ 湊５０ （Ａｌ’、 ＰＣ）Ｌ１２り 隼１７図 、４−Ａ’析釦 箒／２図 ￥／Ｊ目 竿ｌ卒区 （ａ−ン （−６〕 −■二］ ｆ’１Ｍ 隼！３目 華７２図 ≠２２図 竿２３図 第２１１．目 阜２！；図 竿２乙区 不ｚｇ図 一−−−−−→−と ｖＰｚｑ回
Claims (1)
- 【特許請求の範囲】 １、複数のワード線と、該ワード線と交叉するように配
置された複数のデータ線対と、上記複数のワード線のう
ちの一本のワード線と上記複数のデータ線対のうちの一
対のデータ線対とが交叉する二つの部分のうち一方に設
けられた信号を蓄積する容量と信号を読み出すトランジ
スタとを有するメモリセルと、を有する複数のメモリア
レーと、 上記信号を増幅する複数の差動増幅器と、 上記データ線対に接続されるように設けられた共通信号
線と、 上記データ線対と共通信号線とを接続するように設けら
れた第１のスイッチ手段と。 上記第１のスイッチ手段を制御するための制御信号を伝
える制御線と、 上記複数のワード線のうち少なくとも１つを選択するた
めの第１のデコード手段と、 上記データ線対と上記共通信号線との接続を上記制御線
を介して制御する第２のデコード手段とを有する半導体
メモリ装置において、 上記データ線対はそれぞれ異なる信号を有するように設
けられ、かつ、該信号は対応する差動増幅器で増幅され
、かつ、上記データ線対は交叉していることを特徴とす
る半導体メモリ装置。 ２、特許請求の範囲第１項記載の半導体メモリ装置にお
いて、 上記第１のスイッチは、アドレス信号によって制御され
ることを特徴とする半導体メモリ装置。 ３、特許請求の範囲第１項又は第２項記載の半導体メモ
リ装置において、 上記差動増幅器は、上記複数のメモリアレーの間に配置
されることを特徴とする半導体メモリ装置。 ４、特許請求の範囲第１項乃至第３項のいずれかに記載
の半導体メモリ装置において、 上記共通信号線は対線からなることを特徴とする半導体
メモリ装置。 ５、特許請求の範囲第１項乃至第４項のいずれかに記載
の半導体メモリ装置において、 上記差動増幅器は上記複数のメモリアレーで共有するよ
うに設けられ、かつ、上記複数のメモリアレーの間に配
置されることを特徴とする半導体メモリ装置。 ６、特許請求の範囲第１項乃至第５項のいずれかに記載
の半導体メモリ装置において、 上記ワード線に印加される電圧は、上記データ線に表れ
る高い電圧又は、電源電圧よりも高いことを特徴とする
半導体メモリ装置。 ７、特許請求の範囲第１項乃至第６項のいずれかに記載
の半導体メモリ装置において、 上記メモリアレーを少なくとも１６個有し、かつ、チッ
プの長手方向に少なくとも８個ずつ２列に配置され、該
列の間には上記第１若しくは第２のデコード手段が配置
されていることを特徴とする半導体メモリ装置。 ８、特許請求の範囲第１項乃至第７項のいずれかに記載
の半導体メモリ装置において、 上記データ線は、上記ワード線及び上記制御線を構成す
る層とは異なる層で設けられたことを特徴とする半導体
メモリ装置。 ９、特許請求の範囲第１項乃至第８項のいずれかに記載
の半導体メモリ装置において、 上記データ線はチップの長手方向とほぼ同じ方向に配置
されたことを特徴とする半導体メモリ装置。 １０、特許請求の範囲第１項乃至第９項のいずれかに記
載の半導体メモリ装置において、 上記データ線は上記制御線とほぼ平行に配置されること
を特徴とする半導体メモリ装置。 １１、特許請求の範囲第１項乃至第１０項のいずれかに
記載の半導体メモリ装置において、 上記共通信号線は、上記ワード線とほぼ同じ方向に配置
されることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126711A JPH03116486A (ja) | 1990-05-18 | 1990-05-18 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126711A JPH03116486A (ja) | 1990-05-18 | 1990-05-18 | 半導体メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62263785A Division JPS63247990A (ja) | 1987-10-21 | 1987-10-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03116486A true JPH03116486A (ja) | 1991-05-17 |
Family
ID=14941970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2126711A Pending JPH03116486A (ja) | 1990-05-18 | 1990-05-18 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03116486A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148340A (en) * | 1978-05-12 | 1979-11-20 | Nec Corp | Memory circuit |
| JPS56130886A (en) * | 1980-03-14 | 1981-10-14 | Nec Corp | Semiconductor memory device |
-
1990
- 1990-05-18 JP JP2126711A patent/JPH03116486A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148340A (en) * | 1978-05-12 | 1979-11-20 | Nec Corp | Memory circuit |
| JPS56130886A (en) * | 1980-03-14 | 1981-10-14 | Nec Corp | Semiconductor memory device |
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