JPH04228188A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、より特定的には、メモリセルのデータを入出力する
ビット線を有する半導体記憶装置の改良に関する。

【０００２】

【従来の技術】図４５は、従来のスタチックＲＡＭ（以
下、ＳＲＡＭと称する）の一例を示すブロック図である
。図４５において、行アドレス入力端子群１には、行ア
ドレスデータが外部から入力され、入力された行アドレ
スデータは行アドレスバッファ２によって増幅または反
転された後、行デコーダ３に与えられる。この行デコー
ダ３は入力端子群１を介して与えられた行アドレスデー
タをデコードする。

【０００３】一方、列アドレス入力端子群４には列アド
レスデータが外部から入力され、この入力された列アド
レスデータは列アドレスバッファ５によって増幅または
反転された後、列デコーダ６に与えられる。この列デコ
ーダ６は入力端子群４を介して与えられた列アドレスデ
ータをデコードする。メモリセルアレイ７は情報を記憶
するための複数のメモリセルがマトリクス状に配列され
て構成されている。メモリセルアレイ７から読出された
小振幅の読出電圧はマルチプレクサ８を介してセンスア
ンプ９に与えられ、増幅される。センスアンプ９の出力
は出力データバッファ１０によってさらに半導体記憶装
置の外部に取出すのに必要なレベルまで増幅され、読出
データ出力端子１１を介して外部へ出力される。

【０００４】一方、書込データ入出力端子１２には書込
データが与えられる。この与えられた書込データは入力
データバッファ１３によって増幅される。さらに、端子
１４にはチップセレクト信号が入力され、端子１５には
読出／書込制御信号が入力される。読出／書込制御回路
１６はこれらのチップセレクト信号および読出／書込制
御信号によって決定される、チップの選択／非選択と、
データの読出／書込モードとに応じて、センスアンプ９
と出力データバッファ１０と入力データバッファ１３と
を制御する。

【０００５】図４６は図４５に示したＳＲＡＭのメモリ
セルアレイ７の周辺部の構成を示す図である。この図４
６においては、簡単のために、メモリセルアレイ７とし
て、２行２列の構成のものを示している。図４６を参照
して、ビット線対２０ａ，２０ｂおよびビット線対２１
ａ，２１ｂと、行デコーダ３の出力端子に接続されたワ
ード線２２および２３との各交点には、メモリセル２４
ａ〜２４ｄがそれぞれ配置される。各ビット線２０ａ，
２０ｂ，２１ａ，および２１ｂのそれぞれの一端には、
ビット線負荷２５ａ，２５ｂ，２６ａおよび２６ｂが設
けられる。これらビット線負荷２５ａ，２５ｂ，２６ａ
および２６ｂは、それぞれの一方導通端子およびゲート
が電源１８に接続され、かつそれぞれの他方導通端子が
対応するビット線に接続されたトランジスタによって構
成されている。

【０００６】また、図４５に示したマルチプレクサ８を
構成するトランスファゲート２７ａ，２７ｂ，２８ａお
よび２８ｂが各ビット線２０ａ，２０ｂ，２１ａおよび
２１ｂの他端に設けられている。各トランスファゲート
のゲートには図４５に示した列デコーダ６の出力信号が
与えられ、そのドレインまたはソースは対応するビット
線に接続され、そのソースまたはドレインは入出力（以
下、入出力をＩＯと略記する）線対２９ａ，２９ｂのう
ちの対応するＩＯ線に接続されている。そして、ＩＯ線
２９ａ，２９ｂ間の電位差は、センスアンプ９により検
出される。センスアンプ９の出力は出力バッファ１０に
よって増幅される。

【０００７】図４６における各メモリセル２４としては
、たとえば図４７に示すような高抵抗負荷型のＭＯＳメ
モリセルや図４８に示すようなＣＭＯＳ型メモリセルが
用いられる。

【０００８】図４７に示したメモリセルは、ドライバ４
１ａおよび４１ｂを含んでいる。トランジスタ４１ａの
ドレインは記憶ノード４５ａに接続され、ゲートは記憶
ノード４５ｂに接続され、ソースは接地されている。ト
ランジスタ４１ｂのドレインは記憶ノード４５ｂに接続
され、ゲートは記憶ノード４５ａに接続され、ソースは
接地されている。さらに、メモリセル２４は、アクセス
トランジスタ４２ａおよび４２ｂを含んでいる。トラン
ジスタ４２ａのドレインまたはソースは記憶ノード４５
ａに接続され、ゲートはワード線２２または２３に接続
され、ソースまたはドレインはビット線２０ａまたは２
１ａに接続されている。トランジスタ４２ｂのドレイン
またはソースは記憶ノード４５ｂに接続され、ゲートは
ワード線２２または２３に接続され、ソースまたはドレ
インはビット線２０ｂまたは２１ｂに接続されている。 さらに、メモリセル２４は、負荷抵抗４３ａ，４３ｂを
含む。負荷抵抗４３ａ，４３ｂは、それぞれの一端が電
源１８に接続され、それぞれの他端が記憶ノード４５ａ
，４５ｂに接続されている。

【０００９】一方、図４８に示したメモリセル２４は、
図４７に示したメモリセル２４の負荷抵抗４３ａおよび
４３ｂに代えて、ｐチャネルトランジスタ４４ａおよび
４４ｂを備えている。トランジスタ４４ａのドレインは
記憶ノード４５ａに接続され、ゲートは記憶ノード４５
ｂに接続され、ソースは電源１８に接続されている。ト
ランジスタ４４ｂのドレインは記憶ノード４５ｂに接続
され、ゲートは記憶ノード４５ａに接続され、ソースは
電源１８に接続されている。

【００１０】次に、図４５，図４６，図４７および図４
８に示した従来の半導体記憶装置の動作について説明す
る。今、メモリセルアレイ７中のメモリセル２４ａを選
択する場合を考える。この場合には、行アドレス入力端
子群１からは選択すべきメモリセル２４ａが接続された
行に対応する行アドレス信号が入力され、行アドレスバ
ッファ２を介して行デコーダ３に与えられる。応じて、
行デコーダ３は、メモリセル２４ａの接続されたワード
線２２を選択レベル（たとえばＨレベル）にし、他のワ
ード線２３を非選択レベル（たとえばＬレベル）にする
。

【００１１】一方、列アドレス入力端子群４からは、選
択すべきメモリセル２４ａが接続されたビット線対２０
ａ，２０ｂに対応する列を選択する列アドレス信号が入
力され、列アドレスバッファ５を介して列デコーダ６に
与えられる。応じて、列デコーダ６はビット線対２０ａ
，２０ｂに接続されたトランスファゲート２７ａ，２７
ｂのみを導通させる。その結果、選択されたビット線２
０ａ，２０ｂのみが、それぞれ、ＩＯ線２９ａ，２９ｂ
に接続される。一方、他の非選択ビット線対２１ａ，２
１ｂは、ＩＯ線対２９ａ，２９ｂと切離されている。

【００１２】次に、選択されたメモリセル２４ａの読出
動作について説明する。今、メモリセル２４ａの記憶ノ
ード４５ａがＨレベルであり、記憶ノード４５ｂがＬレ
ベルであるとする。このとき、メモリセルの一方のドラ
イバトランジスタ４１ａは非導通状態にあり、他方のド
ライバトランジスタ４１ｂは導通状態にある。さらに、
ワード線２２がＬレベルで選択された状態にあるので、
メモリセル２４ａのアクセストランジスタ４２ａ，４２
ｂはともに導通状態にある。したがって、電源１８→ビ
ット線負荷２５ｂ→ビット線２０ｂ→アクセストランジ
スタ４２ｂ→ドライバトランジスタ４１ｂ→接地という
経路で直流電流が流れる。

【００１３】しかしながら、もう一方の経路、すなわち
電源１８→ビット線負荷２５ａ→ビット線２０ａ→アク
セストランジスタ４２ａ→ドライバトランジスタ４１ａ
→接地という経路においては、ドライバトランジスタ４
１ａが非導通状態であるので、直流電流は流れない。こ
のとき、直流電流の流れない方のビット線２０ａの電位
は、（電源電位−Ｖｔｈ）となる。なお、Ｖｔｈはビッ
ト線負荷トランジスタ２５ａ，２５ｂ，２６ａおよび２
６ｂのしきい値電圧である。

【００１４】また、直流電流の流れる方のビット線２０
ｂの電位は、ドライバトランジスタ４１ｂ，アクセスト
ランジスタ４２ｂおよびビット線負荷２５ｂの導通抵抗
によって電源電圧が分割される結果、（電源電位−Ｖｔ
ｈ）からΔＶだけ電位が低下し、（電源電位−Ｖｔｈ−
ΔＶ）になる。ここで、ΔＶは、ビット線振幅と呼ばれ
、通常５０ｍＶ〜５００ｍＶ程度でありビット線負荷の
大きさによって調整される。

【００１５】このビット線振幅は、導通状態のトランス
ファゲート２７ａ，２７ｂを介して、ＩＯ線２９ａ，２
９ｂに現われ、これはセンスアンプ９により増幅される
。そして、センスアンプ９の出力は出力バッファ１０で
増幅された後、データ出力として出力端子１１から読出
される。なお、読出しの場合には、入力データバッファ
１３は、ＩＯ線対２９ａ，２９ｂを駆動しないように、
読出／書込制御回路１６により制御される。

【００１６】一方、書込の場合には、Ｌレベルのデータ
を書込むべき側のビット線電位を強制的に低電位に引下
げ、他方のビット線の電位を高電位に引上げることによ
り、メモリセルへのデータの書込が行なわれる。たとえ
ば、メモリセル２４ａに反転データを書込むには、デー
タ入力バッファ１３によって一方のＩＯ線２９ａをＬレ
ベルに、他方のＩＯ線２９ｂをＨレベルにすることによ
り、一方のビット線２０ａはＬレベルになり、他方のビ
ット線２０ｂはＨレベルになり、データが書込まれる。

【００１７】図４９はセンスアンプおよびＩＯ線駆動回
路を示す電気回路図である。図４９を参照して、ｎチャ
ネルＭＯＳＦＥＴ５９，６０は差動入力回路を構成して
おり、それぞれのゲートには差動入力信号Ｖｉｎ，／Ｖ
ｉｎが与えられる。ｎチャネルＭＯＳＦＥＴ５９，６０
のソースは共通接続され、パワーダウン用ｎチャネルＭ
ＯＳＦＥＴ６１を介して接地されている。このｎチャネ
ルＭＯＳＦＥＴ６１は入力端子６２に入力されたチップ
イネーブル信号（ＣＥ）に応じて導通する。ｎチャネル
ＭＯＳＦＥＴ５９，６０のドレインには、カレントミラ
ー回路を構成するｎチャネルＭＯＳＦＥＴ５７，５８の
ドレインが接続されている。ｐチャネルＭＯＳＦＥＴ５
７，５８のそれぞれのソースには電源Ｖｃｃが接続され
、それぞれのゲートは共通接続されている。ｎチャネル
ＭＯＳＦＥＴ６０とｐチャネルＭＯＳＦＥＴ５８との接
続点から出力端子６３を介して増幅出力が得られる。

【００１８】ＩＯ線負荷回路５０は、ｎチャネルＭＯＳ
ＦＥＴ５５，５６を含み、それぞれのソースには能動負
荷となる１対のＩＯ線２９ａおよびＩＯ線２９ｂが接続
される。これらのＩＯ線２９ａおよびＩＯ線２９ｂは端
子５１，５２を介して図４６に示したトランスファゲー
ト２７ａ，２８ａのソースおよびトランスファゲート２
７ｂ，２８ｂのソースに接続される。ｎチャネルＭＯＳ
ＦＥＴ５５，５６の各ゲートおよび各ドレインはそれぞ
れ電源Ｖｃｃに共通接続される。

【００１９】

【発明が解決しようとする課題】以上説明したように、
ＳＲＡＭ等の半導体記憶装置においては、ビット線に関
連して種々の回路（ビット線負荷，マルチプレクサ，列
デコーダ，センスアンプ等）がメモリセルアレイの周辺
に設けられている。以下、ビット線に直接関連するこれ
らの回路を、ビット線周辺回路と総称することにする。

【００２０】ところで、従来の半導体記憶装置では、各
ビット線とビット線周辺回路との結合は、各ビット線の
上下終端部においてのみ可能である。そのため、ビット
線周辺回路の大部分は各ビット線の上下終端部付近に集
中して配置されている。このことは、ＩＥＥＥ　　ＪＯ
ＵＲＮＡＬ　　ＯＦ　　ＳＯＬＩＤ−ＳＴＡＴＥＣＩＲ
ＣＵＩＴＳ，ＶＯＬ．２３，ＮＯ．５，ＯＣＴＯＢＥＲ
　　１９８８“Ａ　　１４−ｎｓ　　１−Ｍｂｉｔ　　
ＣＭＯＳ　　ＳＲＡＭ　　ｗｉｔｈ　　Ｖａｒｉａｂｌ
ｅＢｉｔＯｒｇａｎｉｚａｔｉｏｎ”や、ＩＥＥＥ　　
ＪＯＵＲＮＡＬ　　ＯＦ　　ＳＯＬＩＤ−ＳＴＡＴＥ　
　ＣＩＲＣＵＩＴＳ，ＶＯＬ．２２，ＮＯ．５，ＯＣＴ
ＯＢＥＲ１９８７“Ａ　　３４−ｎｓ　　１−Ｍｂｉｔ
　　ＣＭＯＳ　　ＳＲＡＭ　　ＵｓｉｎｇＴｒｉｐｌｅ
　　Ｐｏｌｙｓｉｌｉｃｏｎ”に示されたＳＲＡＭチッ
プのレイアウト構成からも明らかである。したがって、
従来の半導体記憶装置では、ビット線周辺回路のサイズ
はビット線チップに大きく依存することになる。すなわ
ち、ビット線ピッチが広い場合は大規模あるいは大駆動
能力のビット線周辺回路（大きなチャネル長やチャネル
幅を持つトランジスタや、多数のトランジスタを有する
ビット線周辺回路）を配置することができるが、ビット
線ピッチが狭い場合は小規模あるいは小駆動能力のビッ
ト線周辺回路しか配置することができない。 ビット線ピッチはメモリセルのサイズにより決定される
が、近年の高集積化の進展により、ビット線ピッチはま
すます狭くなる傾向にある。したがって、従来の半導体
記憶装置では、ビット線周辺回路として大面積のものを
配置することができず、所望の性能を得ることが困難で
あるという問題点があった。たとえば、冗長回路を有し
、そのプログラムヒューズが各行ごとに配置されるデバ
イスでは、メモリセルサイズの縮小がプログラム技術の
向上により実現しても、ヒューズを切断する装置の関係
で、ある程度以上微細化できないという問題がある。 そのため、各行ごとに、ヒューズをレイアウトすること
が不可能となったり、またそれが原因でメモリセルサイ
ズをある程度以上小さくできずチップサイズの縮小化が
図れないという問題点があった。

【００２１】なお、以上の問題点は、ＳＲＡＭに限らず
、ダイナミックＲＡＭ（以下、ＤＲＡＭと称す）等にお
いても生じる。

【００２２】この発明の目的は、チップサイズを大きく
することなく、より大規模なビット線周辺回路を設ける
ことが可能な半導体記憶装置を提供することである。

【００２３】この発明の他の目的は、チップサイズを大
きくすることなく、ビット線周辺回路と入出力手段とを
配線し得るような半導体記憶装置を提供することである
。

【００２４】

【課題を解決するための手段】請求項１にかかるこの発
明の半導体記憶装置は、複数のワード線と、これらワー
ド線と交差して配置された複数のビット線と、ワード線
とビット線との交点に配置された複数のメモリセルとを
有するメモリセルアレイを備えている。さらに、ビット
線と交差して配置され、かつそれぞれが対応するビット
線と接続され、少なくともそれぞれの一端がメモリセル
アレイの端部まで延在するように形成された複数のビッ
ト線信号入出力線を備えている。

【００２５】請求項２にかかるこの発明の半導体記憶装
置は、それぞれが複数のワード線と、これらのワード線
と交差して配置された複数のビット線と、ワード線とビ
ット線との交点に配置された複数のメモリセルとを有す
る複数のメモリセルアレイを備えている。さらに、各メ
モリセルアレイにおけるビット線と交差して配置され、
かつ各メモリセルアレイにおける対応するビット線同士
を接続するための複数のビット線信号入出力線を備えて
いる。

【００２６】請求項３にかかるこの発明の半導体記憶装
置は、上記請求項１にかかる発明におけるメモリセルア
レイに加えて、複数のビット線信号入出力線と、ビット
線周辺回路と、入出力手段と、複数の入出力線とを備え
ている。複数のビット線信号入出力線は、ビット線と交
差して配置され、かつそれぞれが対応するビット線と接
続され、少なくともそれぞれの一端がメモリセルアレイ
の端部まで延在するように形成されている。ビット線周
辺回路は、メモリセルアレイの端部に配置され、ビット
線信号入出力線と結合されている。入出力手段は、外部
からの信号およびデータを内部に入力し、内部からの信
号およびデータを外部へ出力する。複数の入出力線は、
メモリセルアレイ上を通過するように配置され、かつビ
ット線周辺回路と入出力手段とを結合する。

【００２７】

【作用】請求項１の発明にかかる半導体記憶装置におい
ては、各ビット線と接続された複数のビット線信号入出
力線が、各ビット線と直交する方向のメモリセルアレイ
の端部まで引出されることにより、従来は各ビット線の
上下終端部にしか配置できなかったビット線周辺回路を
、各ビット線信号入出力線の終端部にも分散して配置す
ることが可能となった。その結果、ビット線周辺回路の
レイアウトの自由度が向上し、ビット線ピッチを拡げる
ことなく、より大規模なビット線周辺回路の配置が可能
となる。

【００２８】請求項２の発明にかかる半導体記憶装置に
おいては、各メモリセルアレイにおける対応するビット
線同士が各ビット線信号入出力線によって接続されるこ
とにより、従来は各メモリセルアレイ個別に設けられて
いたビット線周辺回路を、各メモリセルアレイの間で共
用することが可能となる。その結果、各メモリセルアレ
イについて、実質的にビット線周辺回路の配置面積が増
加したことになり、より大規模なビット線周辺回路の配
置が可能となる。

【００２９】請求項３の発明にかかる半導体記憶装置に
おいては、メモリセルアレイ上を通過するように配置さ
れた複数の入出力線によりビット線周辺回路と入出力手
段とが接続される。その結果、従来はメモリセルアレイ
外を引回されていた配線をメモリセルアレイ上に配置す
ることができ、チップサイズの縮小化を図ることができ
る。

【００３０】

【実施例】第１の実施例 図１は、この発明の第１の実施例にかかるＳＲＡＭのメ
モリセルアレイおよびその周辺部の構成を示すブロック
図である。図において、ワード線ＷＬ１〜ＷＬｍと交差
（好ましくは直交）して複数のビット線ＢＬ１，／ＢＬ
１，ＢＬ２，／ＢＬ２，…ＢＬｎ，／ＢＬｎが設けられ
ている。各ビット線は隣接するもの同士がビット線対を
構成している。たとえば、ビット線ＢＬ１と／ＢＬ１と
で１組のビット線対を構成し、ビット線ＢＬ２と／ＢＬ
２とで１組のビット線対を構成している。これらビット
線対とワード線との各交点には、スタチックメモリセル
ＳＭＣが配置され、メモリセルアレイを構成している。 スタチックメモリセルＳＭＣとしては、たとえば図４７
に示すメモリセルや図４８に示すメモリセルが用いられ
る。各ワード線ＷＬ１〜ＷＬｍは、行デコーダＲＤの出
力信号を受ける。この行デコーダＲＤは、図示しないア
ドレスバッファを介して与えられる行アドレス信号をデ
コードして、ワード線ＷＬ１〜ＷＬｍのうちの１本を選
択する。各ビット線対ＢＬ１，／ＢＬ１，…ＢＬｎ，／
ＢＬｎの一端には、ビット線周辺回路１０１が設けられ
る。また、各ビット線対ＢＬ１，／ＢＬ１，…ＢＬｎ，
／ＢＬｎの他端には、ビット線周辺回路１０２が設けら
れる。ここまでの構成は、従来のＳＲＡＭと何ら変わり
はない。

【００３１】この第１の実施例の特徴は、ビット線ＢＬ
１，／ＢＬ１，…ＢＬｎ，／ＢＬｎと交差してビット線
信号ＩＯ線Ｌ１，／Ｌ１，…Ｌｎ，／Ｌｎを設けたこと
である。ビット線信号ＩＯ線Ｌ１，／Ｌ１，…Ｌｎ，／
Ｌｎは、それぞれ、対応するビット線ＢＬ１，／ＢＬ１
，…ＢＬｎ，／ＢＬｎと接続されており、それぞれ対応
するビット線に所定の信号を入力し、または対応するビ
ット線から得られる信号をメモリセルアレイの外部へ出
力する。図１の実施例では、ビット線信号ＩＯ線Ｌ１，
／Ｌ１，…Ｌｎ，／Ｌｎの各左端が対応するビット線と
接続され、各右端がメモリセルアレイの右側すなわち行
デコーダＲＤが配置された側と反対側に引出されている
。なお、各ビット線信号ＩＯ線Ｌ１，／Ｌ１，…Ｌｎ，
／Ｌｎは、ワード線ＷＬ１，ＷＬ２，…ＷＬｍと平行に
なるように配置されている。

【００３２】メモリセルアレイ外に引出されたビット線
信号ＩＯ線Ｌ１，／Ｌ１，…Ｌｎ，／Ｌｎの各右端には
、ビット線周辺回路１０３が結合される。前述したよう
に、従来のＳＲＡＭでは、ビット線の上下終端部（ビッ
ト線周辺回路１０１，１０２の部分）にしかビット線周
辺回路を配置できなかった。しかし、図１の実施例では
、ビット線と直交する方向におけるメモリセルアレイの
端部にもビット線周辺回路１０３を配置できる。このこ
とは、ビット線周辺回路を配置し得る面積が増えたこと
を意味している。その結果、ビット線周辺回路をより広
い面積に分散して配置できるので、ビット線ピッチを広
げることなくビット線周辺回路として従来よりも大規模
なものをレイアウトすることができる。

【００３３】図２および図３に、図１の実施例における
ビット線周辺回路の分散配置例を示す。図２では、ビッ
ト線周辺回路１０１がビット線負荷回路を含み、ビット
線周辺回路１０２が書込回路を含み、ビット線周辺回路
１０３がマルチプレクサとセンスアンプ群と列デコーダ
とを含む。図３では、ビット線周辺回路１０１がビット
線負荷回路を含み、ビット線周辺回路１０２がビット線
負荷回路を含み、ビット線周辺回路１０３がマルチプレ
クサとセンスアンプ群と列デコーダと書込回路とを含ん
でいる。なお、図２および図３は一例にすぎず、各ビッ
ト線周辺回路としてどのような回路を配置するかは任意
に決められる。

【００３４】さらに、図４は図２に示す実施例のより詳
細な回路構成例を示し、図５は図３に示す実施例のより
詳細な回路構成例を示す。

【００３５】上記のようなビット線信号ＩＯ線Ｌ１，／
Ｌ１，…Ｌｎ，／Ｌｎのピッチは、メモリセルアレイの
上下方向のサイズに依存し、各ビット線のピッチには依
存しない。したがって、メモリセルアレイの左右方向の
サイズよりも上下方向のサイズが大きくなるようにＳＲ
ＡＭを設計すれば、ビット線信号ＩＯ線ピッチをビット
線ピッチよりも広くすることができる。この場合、ビッ
ト線周辺回路１０３には通常のビット線ピッチでは配置
できないような大規模なビット線周辺回路を配置するこ
とが可能となる。

【００３６】ビット線信号ＩＯ線ピッチとビット線ピッ
チとの比較を、１ＭビットＳＲＡＭの典型的なモデルを
例にして以下に説明する。図６に示すように、１Ｍビッ
トＳＲＡＭは、０から３１までの３２のブロックに分割
されている。各ブロックは、図７に示すように、スタチ
ックメモリセルＳＭＣが５１２行×６４列に配置されて
いる。各スタチックメモリセルＳＭＣには２本のビット
線が接続されているので、１ブロック当たりビット線の
本数は、６４×２＝１２８本である。同様に、ビット線
信号ＩＯ線の本数も、１ブロック当たり１２８本となる
。ここで、各スタチックメモリセルＳＭＣのワード線方
向の幅をａ，ビット線方向の幅をｂとすると、ビット線
信号ＩＯ線ピッチＰ１は、 Ｐ１＝（５１２×ｂ）／１２８＝４ｂ で表わされ、ビット線ピッチＰ２は、 Ｐ２＝（６４×ａ）／１２８＝ａ／２ で表わされる。一般に、ｂ＞ａに選ばれている。たとえ
ば、ａ＝５．８μｍ，ｂ＝８．５μｍ，（ｂ／ａ＝１．
４７）とすると、 Ｐ１＝３４．０μｍ Ｐ２＝２．９０μｍ となる。したがって、ビット線ＩＯ線ピッチの方がビッ
ト線ピッチよりも広いことがわかる。

【００３７】第２の実施例 図８は、この発明の第２の実施例にかかるＳＲＡＭのメ
モリセルアレイおよびその周辺部の構成を示すブロック
図である。図において、この第２の実施例では、ビット
線信号ＩＯ線Ｌ１，／Ｌ１，…Ｌｎ，／Ｌｎの各右端が
それぞれ対応するビット線ＢＬ１，／ＢＬ１，…ＢＬｎ
，／ＢＬｎに接続され、各左端がメモリセルアレイ外に
引出されてビット線周辺回路１０４に結合されている。 したがって、ビット線周辺回路１０４はメモリセルアレ
イの左側すなわち行デコーダＲＤとメモリセルアレイと
の間に配置されている。その他の構成は、前述の第１の
実施例（図１）と同様である。

【００３８】図９に、図８に示す実施例のより詳細な具
体例を示す。 第３の実施例 図１０は、この発明の第３の実施例にかかるＳＲＡＭの
メモリセルおよびその周辺部の構成を示すブロック図で
ある。図において、この第３の実施例では、ビット線信
号ＩＯ線Ｌ１，／Ｌ１，…Ｌｎ，／Ｌｎの端部にのみビ
ット線周辺回路１０３が設けられている。前述したよう
に、ビット線信号ＩＯ線ピッチはビット線ピッチよりも
広くすることができるため、このような配置が可能とな
ったものである。その他の構成は、前述の第１の実施例
（図１）と同様である。

【００３９】図１１に、図１０に示す実施例のより詳細
な具体例を示す。 第４の実施例 図１２は、この発明の第４の実施例にかかるＳＲＡＭの
全体構成を示すブロック図である。図において、この第
４の実施例では、３つのビット線周辺回路１０１〜１０
３が設けられている。ビット線周辺回路１０１はビット
線負荷回路を含む。ビット線周辺回路１０２は、マルチ
プレクサと、センスアンプ群と、列デコーダとを含む。 ビット線周辺回路１０３は書込回路を含む。ＳＲＡＭチ
ップの一端にはアドレス信号入力ピン群ＡＰが設けられ
、他端にはデータ信号ＩＯピン群ＤＰが設けられる。 アドレス信号入力ピン群ＡＰには外部からアドレス信号
が与えられる。アドレス信号入力ピン群ＡＰから入力さ
れたアドレス信号は、アドレスバッファ２０１に与えら
れる。アドレスバッファ２０１は、与えられたアドレス
信号のうち行アドレス信号を行デコーダＲＤに与え、列
アドレス信号をビット線周辺回路１０２内の列デコーダ
に与える。データ信号ＩＯピン群ＤＰには、外部から書
込データおよびコントロールデータが与えられる。デー
タ信号ＩＯピン群ＤＰから入力された書込データはデー
タＩＯ回路／コントロール回路２０２を介してビット線
周辺回路１０３に与えられる。また、データ信号ＩＯピ
ン群ＤＰから入力されたコントロールデータは、データ
ＩＯ回路／コントロール回路２０２を介してＳＲＡＭの
各回路に与えられる。ビット線周辺回路１０２内のセン
スアンプ群から得られる読出データは、データＩＯ回路
／コントロール回路２０２を介してデータ信号ＩＯピン
群ＤＰに与えられ、ＳＲＡＭのチップの外部へと出力さ
れる。

【００４０】上記のごとく、図１２の実施例では、ＳＲ
ＡＭのチップの一端にアドレス信号入力ピンを、他端に
データ信号ＩＯピンをかためて配置できるので、たとえ
ば図１３に示すようなスィン・スモール・アウトライン
・パッケージＴＳＯＰにＳＲＡＭチップを収納すること
が容易となる。

【００４１】図１４に、図１２に示す実施例のより詳細
な具体例を示す。 第５の実施例 図１５は、この発明の第５の実施例にかかるＳＲＡＭの
全体構成を示すブロック図である。図において、この第
５の実施例では、ビット線周辺回路１０１はビット線負
荷回路と書込回路とを含む。ビット線周辺回路１０４は
マルチプレクサとセンスアンプ群と列デコーダとを含む
。また、ＳＲＡＭチップの一端には信号ＩＯピン群ＳＰ
が設けられている。この信号ＩＯピン群ＳＰには、アド
レス信号，書込データおよびコントロールデータが外部
から与えられる。信号ＩＯピン群ＳＰから入力された信
号およびデータは、信号ＩＯ回路２０３およびデータＩ
ＯバスＩＯＢを介して行デコーダＲＤ，ビット線周辺回
路１０１および１０４に与えられる。また、ビット線周
辺回路１０４内のセンスアンプ群から得られる読出デー
タは、データＩＯバスＩＯＢおよび信号ＩＯ回路２０３
を介して信号ＩＯピン群ＳＰに与えられ、ＳＲＡＭチッ
プの外部へ出力される。

【００４２】以上のごとく、図１５の実施例では、すべ
ての信号ＩＯピンをＳＲＡＭチップの片側に配置するこ
とができる。そのため、ＳＲＡＭチップを、たとえば図
１６に示すようなシングル・インライン・パッケージＳ
ＩＰに収納することが容易となる。

【００４３】図１７に、図１５に示す実施例のより詳細
な具体例を示す。 第６の実施例 図１８は、この発明の第６の実施例にかかるＳＲＡＭの
メモリセルアレイおよびその周辺部の構成を示すブロッ
ク図である。図において、この第６の実施例では、各ビ
ット線ＢＬ１，／ＢＬ１，…ＢＬｎ，／ＢＬｎに対して
２組のビット線信号ＩＯ線が設けられている。すなわち
、ビット線信号ＩＯ線Ｌ１ａ，／Ｌ１ａ，…Ｌｎａ，／
Ｌｎａと、ビット線信号ＩＯ線Ｌ１ｂ，／Ｌ１ｂ，…Ｌ
ｎｂ，／Ｌｎｂとである。そして、ビット線信号ＩＯ線
Ｌ１ａ，／Ｌ１ａ，…Ｌｎａ，／Ｌｎａの右端にはビッ
ト線周辺回路１０３ａが配置され、ビット線信号ＩＯ線
Ｌ１ｂ，／Ｌ１ｂ，…Ｌｎｂ，／Ｌｎｂの右端にはビッ
ト線周辺回路１０３ｂが配置されている。

【００４４】上記のような構成によれば、たとえば図１
９に示すようにビット線周辺回路１０３ａを第１の入出
力ポート、ビット線周辺回路１０３ｂを第２の入出力ポ
ートとすることにより、複数の入出力ポートを有するＳ
ＲＡＭが実現できる。

【００４５】図２０に、図１９に示す実施例のより詳細
な具体例を示す。 第７の実施例 図２１は、この発明の第７の実施例にかかるＳＲＡＭの
メモリセルアレイおよびその周辺部分の構成を示すブロ
ック図である。図において、この第７の実施例では、前
述の第１の実施例（図１）におけるメモリセルアレイが
上側メモリセルアレイＵＭＣＡと下側メモリセルアレイ
ＬＭＣＡとに分割されている。したがって、上側メモリ
セルアレイＵＭＣＡおよび下側メモリセルアレイＬＭＣ
Ａは、それぞれｉ本のワード線ＷＬ１〜ＷＬｉ（ｉ＝ｎ
／２）を含んでいる。上側メモリセルアレイＵＭＣＡに
は、各ビット線ＢＬ１，／ＢＬ１，…ＢＬｎ，／ＢＬｎ
に対してビット線信号ＩＯ線Ｌ１ａ，／Ｌ１ａ，…Ｌｎ
ａ，／Ｌｎａが設けられている。これらビット線信号Ｉ
Ｏ線Ｌ１ａ，／Ｌ１ａ，…Ｌｎａ，／Ｌｎａはビット線
周辺回路１０３ａに結合されている。また、下側メモリ
セルアレイＬＭＣＡには、各ビット線ＢＬ１，／ＢＬ１
，…ＢＬｎ，／ＢＬｎに対してビット線信号ＩＯ線Ｌ１
ｂ，／Ｌ１ｂ，…Ｌｎｂ，／Ｌｎｂが設けられている。 これらビット線信号ＩＯ線Ｌ１ｂ，／Ｌ１ｂ，…Ｌｎｂ
，／Ｌｎｂはビット線周辺回路１０３ｂに結合されてい
る。その他の構成は、前述の第１の実施例（図１）と同
様である。

【００４６】上記のような構成によれば、各ビット線が
２分割されているため、ビット線容量が半分に軽減され
、メモリの動作を高速化し得るという効果を奏する。

【００４７】図２２に、図２１に示す実施例のより詳細
な具体例を示す。 第８の実施例 図２３は、この発明の第８の実施例にかかるＳＲＡＭの
メモリセルアレイおよびその周辺部の構成を示すブロッ
ク図である。図において、この第８の実施例は、第７の
実施例（図２１）における各ビット線の分割された部分
にビット線周辺回路１０５ａおよび１０５ｂが設けられ
ている。この場合、ビット線周辺回路を、図２１に示す
実施例に比べてより広いスペースに分散配置できるため
、ビット線周辺回路をより大規模な回路構成とすること
ができる。

【００４８】図２４に、図２３に示す実施例のより詳細
な具体例を示す。 第９の実施例 図２５は、この発明の第９の実施例にかかるＳＲＡＭの
メモリセルアレイおよびその周辺部の構成を示すブロッ
ク図である。図において、この第９の実施例では、第１
および第２のメモリブロックＭ１およびＭ２がワード線
方向に沿って隣接して配置されている。各メモリブロッ
クＭ１およびＭ２は、それぞれ同一の構成を有するメモ
リセルアレイを含む。第１のメモリブロックＭ１のメモ
リセルアレイに対しては、行デコーダＲＤのビット線周
辺回路１０１とビット線周辺回路１０２とが設けられる
。第２のメモリブロックＭ２のメモリセルアレイに対し
ては、行デコーダＲＤとビット線周辺回路１０１′とビ
ット線周辺回路１０２′とが設けられる。ビット線周辺
回路１０１と１０１′は同一の回路であってもよいし、
異なる回路であってもよい。同様に、ビット線周辺回路
１０２と１０２′は同一の回路であってもよいし、異な
る回路であってもよい。第１のメモリブロックＭ１にお
けるビット線ＢＬ１，／ＢＬ１，…ＢＬｎ，／ＢＬｎと
第２のメモリブロックＭ２におけるビット線ＢＬ１，／
ＢＬ１，…ＢＬｎ，／ＢＬｎとは、それぞれ対応するも
の同士が、ビット線信号ＩＯ線Ｌ１，／Ｌ１，…Ｌｎ，
／Ｌｎを介して接続されている。

【００４９】上記第９の実施例によれば、ビット線信号
ＩＯ線Ｌ１，／Ｌ１，…Ｌｎ，／Ｌｎによって第１およ
び第２のメモリブロックＭ１およびＭ２の対応するビッ
ト線同士が接続されているため、第１のメモリブロック
Ｍ１のために設けられたビット線周辺回路１０１，１０
２を第２のメモリブロックＭ２にも共用でき、また第２
のメモリブロックＭ２のために設けられたビット線周辺
回路１０１′，１０２′を第１のメモリブロックＭ１の
ためにも共用することができる。したがって、実質的に
各メモリブロックＭ１，Ｍ２に対するビット線周辺回路
の配置スペースが広がり、大規模なビット線周辺回路の
レイアウトを容易化することができる。

【００５０】図２６に、図２５に示す実施例のより詳細
な具体例を示す。 第１０の実施例 図２７は、この発明の第１０の実施例にかかるＳＲＡＭ
のメモリセルアレイおよびその周辺部の構成を示すブロ
ック図である。図において、この第１０の実施例は、前
述の第９の実施例（図２５）と同様に、２つのメモリブ
ロックＭ１およびＭ２がワード線方向に沿って隣接配置
されている。第１のメモリブロックＭ１の各ビット線Ｂ
Ｌ１，／ＢＬ１，…ＢＬｎ，／ＢＬｎと第２のメモリブ
ロックＭ２の各ビット線ＢＬ１，／ＢＬ１，／ＢＬｎ，
／ＢＬｎとは、それぞれ、２組のビット線信号ＩＯ線Ｌ
１ａ，／Ｌ１ａ，…Ｌｎａ，／ＬｎａとＬ１ｂ，／Ｌ１
ｂ，…Ｌｎｂ，／Ｌｎｂとによって接続されている。そ
の他の構成は、図２５の実施例と同様である。

【００５１】上記のような構成を有する第１０の実施例
によれば、前述の第９の実施例（図２５）が有する効果
に加えて、以下のような効果を奏する。すなわち、第１
および第２のメモリブロックＭ１およびＭ２における各
ビット線同士が２本のビット線信号ＩＯ線で短絡されて
いるため、第１のメモリブロックＭ１のビット線と第２
のメモリブロックＭ２のビット線とが並列接続されるこ
とになり、実効的な各ビット線の抵抗を低減できる。そ
の結果、メモリセルアレイ内でのビット線を介した信号
の伝達スピードを向上することができ、メモリ動作の高
速化を図ることができる。

【００５２】なお、ビット線は、通常、低抵抗なアルミ
ニウムを用いて配線される。しかし、上記第１０の実施
例によれば、各ビット線の抵抗値が多少高くてもメモリ
の動作速度上問題を生じない。したがって、ビット線の
材料として、従来のアルミニウムに代えて、ポリサイド
やタングステン等を用いることができる。これらポリサ
イドやタングステン等は、アルミニウムに比べて抵抗は
高いが、微細加工しやすいため、高集積化に適し、チッ
プサイズの縮小化を図ることができる。

【００５３】図２８に、図２７に示す実施例のより詳細
な具体例を示す。前述したように、第１０の実施例では
、各ビット線の抵抗を低減できる。この理由を、以下に
より詳細に説明する。一例として、図２８における第１
のメモリブロックＭ１のビット線負荷回路１０１からビ
ット線ＢＬ１を介して第２のメモリブロックＭ２のセン
スアンプ群１０２′に電流が流れる場合を説明する。 この場合、図２９に示すように、（１），（２）の２つ
の電流経路が生じる。（１）の電流経路は、第１のメモ
リブロックＭ１のビット線ＢＬ１からビット線信号ＩＯ
線Ｌ１ａを介して第２のメモリブロックＭ２のビット線
ＢＬ１に電流が流れる経路である。（２）の電流経路は
、第１のメモリブロックＭ１のビット線ＢＬ１からビッ
ト線信号ＩＯ線Ｌ１ｂを介して第２のメモリブロックＭ
２のビット線ＢＬ１に電流が流れる経路である。今、ビ
ット線信号ＩＯ線Ｌ１ａよりも上のビット線ＢＬ１の抵
抗値をＲ１とし、ビット線信号ＩＯ線Ｌ１ａとビット線
信号ＩＯ線Ｌ１ｂとの間のビット線ＢＬ１の抵抗値をＲ
２とし、ビット線信号ＩＯ線Ｌ１ｂよりも下側のビット
線ＢＬ１の抵抗値をＲ３とし、ビット線信号ＩＯ線Ｌ１
ａまたはＬ１ｂの抵抗値をＲｓとすると、図２９の等価
回路は図３０に示すようになる。

【００５４】図３０に示す等価回路の合成抵抗Ｒは、次
式のごとくになる。 　　　　Ｒ＝Ｒ１＋［１／｛１／（Ｒｓ＋Ｒ２）＋１／
（Ｒ２＋Ｒｓ）｝］＋Ｒ３　　　　　　＝Ｒ１＋Ｒ３＋
｛（Ｒｓ＋Ｒ２）／２｝　　　　　　＝（Ｒｂ−Ｒ２）
＋｛（Ｒｓ＋Ｒ２）／２｝　　　　　　＝Ｒｂ＋｛（Ｒ
ｓ−Ｒ２）／２｝なお、上式において、Ｒｂ＝Ｒ１＋Ｒ
２＋Ｒ３である。 上式から明らかなように、抵抗Ｒ２の値すなわちビット
線信号ＩＯ線Ｌ１ａとＬ１ｂとの間隔によって、合成抵
抗Ｒの値も変わる。したがって、対応するビット線に接
続される２本のビット線信号ＩＯ線の間隔は、各ビット
線について同じ間隔である方が、各ビット線の抵抗のば
らつきを少なくする点で好ましい。

【００５５】なお、各ビット線信号ＩＯ線は、図３１ま
たは図３２に示すように配置されてもよい。ただし、図
３２の場合、各ビット線の抵抗は不均一なものとなる。

【００５６】第１１の実施例 図３３は、この発明の第１１の実施例にかかるＳＲＡＭ
のメモリセルアレイおよびその周辺部の構成を示すブロ
ック図である。図において、この第１１の実施例では、
第１のメモリブロックＭ１と第２のメモリブロックＭ２
との間にビット線周辺回路１０６が配置されている。そ
の他の構成は、前述の第９の実施例（図２５）と同様で
ある。

【００５７】上記第１１の実施例によれば、前述の図２
５の実施例と同様の効果を奏する他、ビット線周辺回路
の配置スペースが増し、より大規模なビット線周辺回路
のレイアウトが可能となる。また、ビット線周辺回路１
０６は、第１のメモリブロックＭ１と第２のメモリブロ
ックＭ２とのビット線周辺回路を兼ねているため、チッ
プサイズの縮小化を図ることもできる。

【００５８】図３４に、図３３に示す実施例のより詳細
な具体例を示す。 第１２の実施例 図３５は、この発明の第１２の実施例にかかるＳＲＡＭ
のメモリセルアレイおよびその周辺部の構成を示すブロ
ック図である。図において、この第１２の実施例は、前
述の第１１の実施例（図３３）のメモリ回路３００がワ
ード線方向に沿って２組隣接して配置されている。さら
に、左側に配置されたメモリ回路３００における各メモ
リブロックＭ１，Ｍ２のビット線ＢＬ１，／ＢＬ１，…
ＢＬｎ，／ＢＬｎと、右側に配置されたメモリ回路３０
０における各メモリブロックＭ１，Ｍ２のビット線ＢＬ
１，／ＢＬ１，…ＢＬｎ，／ＢＬｎとが、それぞれ、ビ
ット線信号ＩＯ線Ｌ１，／Ｌ１，…Ｌｎ，／Ｌｎによっ
て接続されている。

【００５９】上記第１２の実施例によれば、４つのメモ
リブロックにおける各ビット線の対応するもの同士がビ
ット線信号ＩＯ線によって接続されているので、各メモ
リブロックで使用し得るビット線周辺回路の数が図３３
の実施例に比べてさらに増えるため、ビット線周辺回路
のレイアウトをさらに容易化することができる。

【００６０】なお、図３５におけるビット線周辺回路１
０６の内部構成は、たとえば図３４に示すビット線周辺
回路１０６と同様であってよい。

【００６１】第１３の実施例 図３６は、この発明の第１３の実施例にかかるＳＲＡＭ
のメモリセルアレイおよびその周辺部の構成を示すブロ
ック図である。図において、この第１３の実施例は、前
述の第８の実施例（図２３）と第１１の実施例（図３３
）とを組合わせた構成となっている。すなわち、それぞ
れが上側メモリセルアレイＵＭＣＡと下側メモリセルア
レイＬＭＣＡとに分割された２つのメモリブロックＭ１
，Ｍ２がワード線方向に沿って隣接して配置され、２つ
のメモリブロック間で対応するビット線同士がビット線
信号ＩＯ線を介して接続されている。

【００６２】第１４の実施例 図３７は、この発明の第１４の実施例にかかるＳＲＡＭ
のメモリセルアレイおよびその周辺部の構成を示すブロ
ック図である。図において、この第１４の実施例は、前
述の第１３の実施例（図３６）に示すメモリ回路４００
をワード線方向に沿って２つ並べ、かつ２つのメモリセ
ル回路４００間で対応するビット線同士をビット線信号
ＩＯ線で接続した構成となっている。

【００６３】第１５の実施例 図３８は、この発明の第１５の実施例にかかるＳＲＡＭ
のメモリセルアレイおよびその周辺部の構成を示すブロ
ック図である。この第１５の実施例は、いわゆる分割ワ
ードライン構成のメモリにこの発明を適用した例を示し
ている。図において、このＳＲＡＭは、分割された複数
の（図３８では８つの）メモリセルアレイＭＣＡ１〜Ｍ
ＣＡ８を有している。各メモリセルアレイＭＣＡ１〜Ｍ
ＣＡ８に対してそれぞれローカル行デコーダＲＤ１〜Ｒ
Ｄ８が設けられている。また、メモリセルアレイＭＣＡ
１〜ＭＣＡ８の全体に対して共通のグローバル行デコー
ダＧＲＤが１つ設けられている。外部から入力される行
アドレスデータのうち、上位から数ビットの信号がグロ
ーバル行デコーダＧＲＤに与えられ、残りのビットの信
号が各ローカル行デコーダＲＤ１〜ＲＤ８に与えられる
。さらに、各ローカル行デコーダＲＤ１〜ＲＤ８には外
部からローカル行デコーダ選択信号が与えられる。各メ
モリセルアレイＭＣＡ１〜ＭＣＡ８におけるワード線Ｗ
Ｌ１〜ＷＬｍは、所定本ずつ複数の行グループに分けら
れている。グローバル行デコーダＧＲＤは与えられる行
アドレス信号をデコードすることにより、上記複数の行
グループの中からいずれか１つの行グループを選択する
信号を出力する。グローバル行デコーダＧＲＤから出力
される行グループ選択信号は、行グループ選択信号線Ｒ
ＧＳ１〜ＲＧＳｊを介して各ローカル行デコーダＲＤ１
〜ＲＤ８に与えられる。ローカル行デコーダＲＤ１〜Ｒ
Ｄ８は、与えられる行アドレス信号と行グループ選択信
号とをデコードすることにより、グローバル行デコーダ
ＧＲＤによって選択された行グループにおける１本のワ
ード線を選択する。なお、ローカル行デコーダＲＤ１〜
ＲＤ８は、ローカル行デコーダ選択信号によりいずれか
１つが選択的に能動化されるため、実際はある１つのメ
モリセルアレイにおける１本のワード線のみが選択され
ることになる。ここまでの構成は、従来の一般的な分割
ワード線構成のメモリと同様である。分割ワード線構成
のメモリのさらに詳細な説明は、下記の文献に示されて
いる。すなわち、一般的な分割ワード線構成は、Ｕ．Ｓ
．Ｐａｔｅｎｔ　　４，５４２，４８６や、ＩＥＥＥ　
　ＪＯＵＲＮＡＬ　　ＯＦＳＯＬＩＤ−ＳＴＡＴＥ　　
ＣＩＲＣＵＩＴＳ，ＶＯＬ．ＳＣ−１８，ｐｐ．４７，
−４８５　　ＯＣＴＯＢＥＲ　　１９８３　　“Ａ　　
ｄｉｖｉｄｅｄ　　ｗｏｒｄ　　ｌｉｎｅ　　ｓｔｒｕ
ｃｔｕｒｅ　　ｉｎ　　ｔｈｅ　　ｓｔａｔｉｃ　　Ｒ
ＡＭ　　ａｎｄｉｔｓａｐｐｌｉｃａｔｉｏｎ　　ｔｏ
　　ａ　　６４Ｋ　　ｆｕｌｌ　　ＣＭＯＳ　　ＲＡＭ
”に示されている。また、行グループ選択方式を用いた
モディファイド分割ワード線構成は、ＩＥＥＥ　　ＪＯ
ＵＲＮＡＬ　　ＯＦ　　ＳＯＬＩＤ−ＳＴＡＴＥＣＩＲ
ＣＵＩＴＳ，ＶＯＬ．２３，ＮＯ．５，ｐｐ１０６０−
１０６６，ＯＣＴＯＢＥＲ　　１９８８　　“Ａ　　１
４−ｎｓ　　１Ｍｂｉｔ　　ＣＭＯＳ　　ＳＲＡＭ　　
ｗｉｔｈ　　Ｖａｒｉａｂｌｅ　　Ｂｉｔ　　Ｏｒｇａ
ｎｉｚａｔｉｏｎ”に示されている。さらに、分割ワー
ド線構成を階層化したＨｉｅｒａｒｃｈｉｃａｌ　　ｗ
ｏｒｄ　　ｄｅｃｏｒｄｉｎｇ　　ａｒｃｈｉｔｅｃｔ
ｕｒｅ　　（ＨＷＤ）は、１９９０ＩＥＥＥ　　Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ　　Ｓｏｌｉｄ−Ｓｔａｔｅ　　
Ｃｉｒｃｕｉｔ　　Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ１３２
　　“Ａ　　２０−ｎｓ　　４Ｍｂ　　ＣＭＯＳ　　Ｓ
ＲＡＭ　　ｗｉｔｈ　　Ｈｉｅｒａｒｃｈｉｃａｌ　　
Ｗｏｒｄ　　Ｄｅｃｏｒｄｉｎｇ　　Ａｒｃｈｉｔｅｃ
ｔｕｒｅ”に示されている。

【００６４】図３８において、さらに各メモリセルアレ
イＭＣＡ１〜ＭＣＡ８には、各ビット線ＢＬ１，／ＢＬ
１，…ＢＬｎ，／ＢＬｎに対して、ビット線信号ＩＯ線
Ｌ１，／Ｌ１，…Ｌｎ，／Ｌｎが設けられている。また
、各メモリセルアレイＭＣＡ１〜ＭＣＡ８の間には、１
つおきにビット線周辺回路１０６が配置されている。 各ビット線周辺回路１０６は、それに隣接する左右のメ
モリセルアレイにおけるビット線信号ＩＯ線Ｌ１，／Ｌ
１，…Ｌｎ，／Ｌｎと結合されている。すなわち、各ビ
ット線周辺回路１０６は、それに隣接する左右のメモリ
セルアレイによって共用されている。さらに、各ビット
線周辺回路１０６は、ＩＯ線ＩＯ１〜ＩＯｋを介してＩ
Ｏ回路５００と接続されている。ＩＯ回路５００は、Ｉ
Ｏバッファ等を含み、外部から入力される書込データや
コントロールデータを各ビット線周辺回路１０６に入力
し、または各ビット線周辺回路１０６からの読出データ
等をＳＲＡＭチップの外部へ出力する。各ＩＯ線Ｉ１〜
ＩＯｋは、ワード線ＷＬ１〜ＷＬｍ，ビット線信号ＩＯ
線Ｌ１，／Ｌ１，…Ｌｎ，／Ｌｎおよび行グループ選択
信号線ＲＧＳ１〜ＲＧＳｊと平行に配置されている。し
たがって、ＩＯ線ＩＯ１〜ＩＯｋは、ワード線やビット
線信号ＩＯ線や行グループ選択信号線と交差しないので
、それらと同じ配線層で形成することができる。そのた
め、ＩＯ線ＩＯ１〜ＩＯｋの配線工程が簡素化できる。 しかも、各ＩＯ線ＩＯ１〜ＩＯｋはメモリセルアレイＭ
ＣＡ１〜ＭＣＡ８上を通過するように配線できるため、
従来はメモリセルアレイ外を引回して配線していたのに
比べて、チップサイズの縮小化を図ることができる。

【００６５】なお、図３８の実施例において、さらに各
ビット線の上下終端部にビット線周辺回路を設けるよう
にしてもよい。

【００６６】図３９に、図３８におけるビット線周辺回
路の一具体例を示す。 第１６の実施例 図４０は、この発明の第１６の実施例にかかるＳＲＡＭ
のメモリセルアレイおよびその周辺部の構成を示すブロ
ック図である。図において、この第１６の実施例では、
図３８に示す分割ワード線構成のメモリがビット線方向
に沿って複数個（図４０では４個）設けられている。各
メモリのＩＯ回路５００は、入出力データバスＩＯＢを
介して図示しないＩＯピンと接続されている。

【００６７】第１７の実施例 図４１は、この発明の第１７の実施例にかかるＤＲＡＭ
のメモリセルアレイおよびその周辺部の構成を示すブロ
ック図である。図において、この第１７の実施例では、
ワード線ＷＬ１〜ＷＬｍとビット線対ＢＬ１，／ＢＬ１
，…ＢＬｎ，／ＢＬｎとの交点に、図４２に示すような
ダイナミックメモリセルＤＭＣが配置されている。ダイ
ナミックメモリセルＤＭＣは、図４２に示すように、メ
モリキャパシタＣとトランスファゲートトランジスタＴ
Ｇとによって構成されている。図４１に示すＤＲＡＭの
その他の構成は、前述した第１の実施例（図１）と同様
である。

【００６８】図４３は、図４１の実施例における各ビッ
ト線周辺回路の分散配置例を示している。この図４３に
おいて、ビット線周辺回路１０１および１０２は、それ
ぞれプリチャージ回路を含んでいる。また、ビット線周
辺回路１０３はセンスアンプ群と列デコーダとを含んで
いる。

【００６９】図４４に、図４３に示す実施例のより詳細
な具体例を示す。図４１および図４３に示すように、Ｄ
ＲＡＭにおいてもこの発明を適用することが可能であり
、ＳＲＡＭの場合と同様の効果を奏する。なお、図４１
および図４３においては、前述した第１の実施例（図１
）に対応する構成のＤＲＡＭを示したが、その他、前述
の第２〜第１６の実施例と同様の構成をＤＲＡＭで実現
することももちろん可能である。

【００７０】

【発明の効果】以上のように、この発明によれば、ビッ
ト線信号ＩＯ線を設けることにより従来では配置が困難
であった部分にビット線周辺回路を配置することができ
る。その結果、より広いスペースにビット線周辺回路を
分散して配置することが可能となり、メモリセルアレイ
のサイズを増加することなく、より大規模なビット線周
辺回路を配置することができる。

【００７１】また、複数のメモリセルアレイにおける対
応するビット線同士をビット線信号ＩＯ線によって接続
するようにしたので、あるメモリセルアレイに対して設
けられたビット線周辺回路を他のメモリセルアレイでも
共用することができ、その結果、各メモリセルアレイで
使用可能なビット線周辺回路の数を実質的に増加するこ
とができる。そのため、メモリセルアレイのサイズを増
すことなく、より大規模なビット線周辺回路の配置が可
能となる。

【００７２】さらに、この発明によれば、メモリセルア
レイ上を通過するＩＯ線によってビット線周辺回路とＩ
Ｏ手段とを接続するようにしたので、従来はメモリセル
アレイ外に配線されていたＩＯ線の配線スペースを節約
することができ、チップサイズをより縮小化することが
できる。

【図面の簡単な説明】

【図１】この発明の第１の実施例の構成を示すブロック
図である。

【図２】図１に示す実施例における各ビット線周辺回路
の分散配置例を示したブロック図である。

【図３】図１に示す実施例における各ビット線周辺回路
の他の分散配置例を示したブロック図である。

【図４】図２に示す実施例のより詳細な具体例を示す図
である。

【図５】図３に示す実施例のより詳細な具体例を示す図
である。

【図６】１ＭビットＳＲＡＭの典型的な構成を示す図で
ある。

【図７】図６に示すＳＲＡＭの１ブロック分の構成を示
す図である。

【図８】この発明の第２の実施例の構成を示すブロック
図である。

【図９】図８に示す実施例のより詳細な具体例を示す図
である。

【図１０】この発明の第３の実施例の構成を示すブロッ
ク図である。

【図１１】図１０に示す実施例のより詳細な具体例を示
す図である。

【図１２】この発明の第４の実施例の構成を示すブロッ
ク図である。

【図１３】図１２に示すＳＲＡＭを収納するパッケージ
の一例を示す図である。

【図１４】図１２に示す実施例のより詳細な具体例を示
す図である。

【図１５】この発明の第５の実施例の構成を示すブロッ
ク図である。

【図１６】図１５に示すＳＲＡＭを収納するパッケージ
の一例を示す斜視図である。

【図１７】図１５に示す実施例のより詳細な具体例を示
す図である。

【図１８】この発明の第６の実施例の構成を示すブロッ
ク図である。

【図１９】図１８に示す実施例におけるビット線周辺回
路の分散配置例を示したブロック図である。

【図２０】図１９に示す実施例のより詳細な具体例を示
す図である。

【図２１】この発明の第７の実施例の構成を示すブロッ
ク図である。

【図２２】図２１に示す実施例のより詳細な具体例を示
す図である。

【図２３】この発明の第８の実施例の構成を示すブロッ
ク図である。

【図２４】図２３に示す実施例のより詳細な具体例を示
す図である。

【図２５】この発明の第９の実施例の構成を示すブロッ
ク図である。

【図２６】図２５に示す実施例のより詳細な具体例を示
す図である。

【図２７】この発明の第１０の実施例の構成を示すブロ
ック図である。

【図２８】図２７に示す実施例のより詳細な具体例を示
す図である。

【図２９】図２８に示す実施例の効果を説明するための
模式図である。

【図３０】図２９に示された電流経路の等価回路図であ
る。

【図３１】ビット線信号ＩＯ線の他の配置例を示す模式
図である。

【図３２】ビット線ＩＯ線のさらに他の配置例を示す模
式図である。

【図３３】この発明の第１１の実施例の構成を示すブロ
ック図である。

【図３４】図３３に示す実施例のより詳細な具体例を示
す図である。

【図３５】この発明の第１２の実施例の構成を示すブロ
ック図である。

【図３６】この発明の第１３の実施例の構成を示すブロ
ック図である。

【図３７】この発明の第１４の実施例の構成を示すブロ
ック図である。

【図３８】この発明の第１５の実施例の構成を示すブロ
ック図である。

【図３９】図３８に示す実施例におけるビット線周辺回
路の構成の一例を示す図である。

【図４０】この発明の第１６の実施例の構成を示すブロ
ック図である。

【図４１】この発明の第１７の実施例の構成を示すブロ
ック図である。

【図４２】図４１に示す実施例において用いられるダイ
ナミックメモリセルの構成の一例を示す回路図である。

【図４３】図４１に示す実施例における各ビット線周辺
回路の分散配置例を示すブロック図である。

【図４４】図４３に示す実施例のより詳細な具体例を示
す図である。

【図４５】従来のＳＲＡＭの構成を示すブロック図であ
る。

【図４６】図４５に示したＳＲＡＭのメモリセルアレイ
の周辺部の構成を示す図である。

【図４７】図４６に示すメモリセルの構成の一例を示す
回路図である。

【図４８】図４６に示すメモリセルの構成の他の例を示
す回路図である。

【図４９】図４５に示すＳＲＡＭにおけるセンスアンプ
およびＩＯ線駆動回路の構成を示す回路図である。

【符号の説明】 ＷＬ１〜ＷＬｍ：ワード線 ＢＬ１，／ＢＬ１，…ＢＬｎ，／ＢＬｎ：ビット線Ｌ１
，／Ｌ１，…Ｌｎ，／Ｌｎ：ビット線信号ＩＯ線Ｌ１ａ
，／Ｌ１ａ，…Ｌｎａ，／Ｌｎａ：ビット線信号ＩＯ線 Ｌ１ｂ，／Ｌ１ｂ，…Ｌｎｂ，／Ｌｎｂ：ビット線信号
ＩＯ線 ＳＭＣ：スタチックメモリセル ＤＭＣ：ダイナミックメモリセル ＲＤ：行デコーダ １０１〜１０６：ビット線周辺回路 ＡＰ：アドレス信号ＩＯピン群 ＤＰ：データ信号ＩＯピン群 ＴＳＯＰおよびＳＩＰ：半導体記憶装置を収納するパッ
ケージ Ｍ１およびＭ２：メモリブロック ＧＲＤ：グローバル行デコーダ ＲＤ１〜ＲＤ８：ローカル行デコーダ ＭＣＡ１〜ＭＣＡ８：分割されたメモリセルアレイ５０
０：ＩＯ回路 ＩＯ１〜ＩＯｋ：ＩＯ線

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　複数のワード線と、前記ワード線と交
   差して配置された複数のビット線と、前記ワード線と前
   記ビット線との交点に配置された複数のメモリセルとを
   有するメモリセルアレイを備えた半導体記憶装置であっ
   て、前記ビット線と交差して配置され、かつそれぞれが
   対応するビット線と接続され、少なくともそれぞれの一
   端が前記メモリセルアレイの端部まで延在するように形
   成された複数のビット線信号入出力線を備える、半導体
   記憶装置。
2. 【請求項２】　　それぞれが複数のワード線と、前記ワ
   ード線と交差して配置された複数のビット線と、前記ワ
   ード線と前記ビット線との交点に配置された複数のメモ
   リセルとを有する複数のメモリセルアレイを備えた半導
   体記憶装置であって、前記メモリセルアレイにおける前
   記ビット線と交差して配置され、かつ各メモリセルアレ
   イにおける対応するビット線同士を接続するための複数
   のビット線信号入出力線を備える、半導体記憶装置。
3. 【請求項３】　　複数のワード線と、前記ワード線と交
   差して配置された複数のビット線と、前記ワード線と前
   記ビット線との交点に配置された複数のメモリセルとを
   有するメモリセルアレイを備えた半導体記憶装置であっ
   て、前記ビット線と交差して配置され、かつそれぞれが
   対応するビット線と接続され、少なくともそれぞれの一
   端が前記メモリセルアレイの端部まで延在するように形
   成された複数のビット線信号入出力線、前記メモリセル
   アレイの端部に配置され、前記ビット線信号入出力線と
   結合されたビット線周辺回路、外部からの信号およびデ
   ータを内部に入力し、内部からの信号およびデータを外
   部へ出力するための入出力手段、および前記メモリセル
   アレイ上を通過するように配置され、かつ前記ビット線
   周辺回路と前記入出力手段とを結合するための複数の入
   出力線を備える、半導体記憶装置。