JPH0311665A - 半導体記憶装置とその製造方法 - Google Patents
半導体記憶装置とその製造方法Info
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- JPH0311665A JPH0311665A JP1145894A JP14589489A JPH0311665A JP H0311665 A JPH0311665 A JP H0311665A JP 1145894 A JP1145894 A JP 1145894A JP 14589489 A JP14589489 A JP 14589489A JP H0311665 A JPH0311665 A JP H0311665A
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- drain
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置 特番ミ 電力が供給されてい
る限り記憶情報が安定に保持され 記憶情報の一定期間
毎の書換え操作が不要なスタティックランダムアクセス
記憶装置（以下、ＳＲＡＭと略記する場合がある）に関
するものである。
る限り記憶情報が安定に保持され 記憶情報の一定期間
毎の書換え操作が不要なスタティックランダムアクセス
記憶装置（以下、ＳＲＡＭと略記する場合がある）に関
するものである。
従来の技術
従来のＳＲＡＭで（よ 情報を安定に保持するたム イ
ンバータ２個と少なくとも読み出し・書き込みのスイッ
チトランジスタ１個とから成るメモリーセルを使用して
いた このた敦 相補型ＭＯ８（以下ＣＭＯ３と略記）
構成の場合（よ ５個のＭＯＳＦＥＴ、ポリシリコン負
荷抵抗の場合は２個のポリシリコン抵抗と３個のＭＯＳ
ＦＥＴとによりメモリーセルが構成される。他方、−時
記憶装置（ＤＲＡＭ）で（よ １個のスイッチトランジ
スタと１個のキャパシタでメモリーセルか構成され メ
モリーセル面積が小さいのでＳＲＡＭのほぼ４倍の高密
度集積がなされている。
ンバータ２個と少なくとも読み出し・書き込みのスイッ
チトランジスタ１個とから成るメモリーセルを使用して
いた このた敦 相補型ＭＯ８（以下ＣＭＯ３と略記）
構成の場合（よ ５個のＭＯＳＦＥＴ、ポリシリコン負
荷抵抗の場合は２個のポリシリコン抵抗と３個のＭＯＳ
ＦＥＴとによりメモリーセルが構成される。他方、−時
記憶装置（ＤＲＡＭ）で（よ １個のスイッチトランジ
スタと１個のキャパシタでメモリーセルか構成され メ
モリーセル面積が小さいのでＳＲＡＭのほぼ４倍の高密
度集積がなされている。
ＳＲＡＭの低い集積密度を改善するた敢 特開昭５３−
８４４３２号公報において本発明者はＭＯＳＦＥＴ１個
の面積で記憶情報を安定に保持する゛′１トランジスタ
セル″”のＳＲＡＭメモリーセル構成を公開しへ 実際
（よ １個のＭＯＳＦＥＴと１個のバイポーラトランジ
スタとにより記憶が保持されるのである力丈 その占有
面積がＭＯＳＦＥＴ１個分であるので、このように名付
ける。この発明によれ＋ｉＤＲＡＭと同じ素子数でメモ
リーセルが構成されるので、ＤＲＡＭと同等の集積度を
有するＳＲＡＭが実現される。
８４４３２号公報において本発明者はＭＯＳＦＥＴ１個
の面積で記憶情報を安定に保持する゛′１トランジスタ
セル″”のＳＲＡＭメモリーセル構成を公開しへ 実際
（よ １個のＭＯＳＦＥＴと１個のバイポーラトランジ
スタとにより記憶が保持されるのである力丈 その占有
面積がＭＯＳＦＥＴ１個分であるので、このように名付
ける。この発明によれ＋ｉＤＲＡＭと同じ素子数でメモ
リーセルが構成されるので、ＤＲＡＭと同等の集積度を
有するＳＲＡＭが実現される。
発明が解決しようとする課題
しかし 上記発明に於いて（よ メモリーセルを駆動し
たりその情報を処理したりするための周辺回路との整合
性が配慮されていないた敢 基本の発想は極めて進歩性
に富んだものでありながら、実用性には不備があっ九 また 動作原理がＭＯＳ Ｆ ＥＴ内のホットキャリア
の発生を応用したもので、ホットキャリアによるＭＯＳ
Ｆ ＥＴの特性劣化が必然的に伴うという信頼性上の
課題があった 本発明１よ 上述の課題に鑑みて試されたもので、高密
度ＳＲＡＭの信頼性を高ム しかも周辺回路との整合性
を改善できる半導体記憶装置を提供することを目的とす
る。
たりその情報を処理したりするための周辺回路との整合
性が配慮されていないた敢 基本の発想は極めて進歩性
に富んだものでありながら、実用性には不備があっ九 また 動作原理がＭＯＳ Ｆ ＥＴ内のホットキャリア
の発生を応用したもので、ホットキャリアによるＭＯＳ
Ｆ ＥＴの特性劣化が必然的に伴うという信頼性上の
課題があった 本発明１よ 上述の課題に鑑みて試されたもので、高密
度ＳＲＡＭの信頼性を高ム しかも周辺回路との整合性
を改善できる半導体記憶装置を提供することを目的とす
る。
課題を解決するための手段
本発明は前記課題を解決するたム 第１導電型半導体基
板の一主面に達する第２導電型島領域と、前記島領域表
面にゲート絶縁膜を介して設けられたゲートと、前記ゲ
ートに隔てられその両端に設けられた第１導電型のソー
ス・ドレインと、前記島領域内部にあって前記ソース下
部に位置する第１導電型のエミッタとを少なくとも含み
、 前記ソース・ドレイン・ゲートによりＭＯＳＦＥＴ
が構成され 前記エミッタ・島領域・ソースによりバイ
ポーラトランジスタが構成され 前記ドレインは固定正
電源に 前記ゲートとソースはスイッチトランジスタを
経由してビット線に 前記エミッタは接地電位に接続さ
れ 前記島領域は外部回路から遊離しているスタティッ
ク記憶セル構成としている。
板の一主面に達する第２導電型島領域と、前記島領域表
面にゲート絶縁膜を介して設けられたゲートと、前記ゲ
ートに隔てられその両端に設けられた第１導電型のソー
ス・ドレインと、前記島領域内部にあって前記ソース下
部に位置する第１導電型のエミッタとを少なくとも含み
、 前記ソース・ドレイン・ゲートによりＭＯＳＦＥＴ
が構成され 前記エミッタ・島領域・ソースによりバイ
ポーラトランジスタが構成され 前記ドレインは固定正
電源に 前記ゲートとソースはスイッチトランジスタを
経由してビット線に 前記エミッタは接地電位に接続さ
れ 前記島領域は外部回路から遊離しているスタティッ
ク記憶セル構成としている。
また 前記基板内部に設けられ前記ソースからドレイン
に達する第２導電型イオン注入層を含み、前記ドレイン
と第２導電型島領域間の濃度の最も高い箇所が基板内部
に在る構成にしている。
に達する第２導電型イオン注入層を含み、前記ドレイン
と第２導電型島領域間の濃度の最も高い箇所が基板内部
に在る構成にしている。
作用
本発明は上述の構成によって、第１導電型エミッタが周
囲から遊離した第２導電型島領域内に存在することによ
り、第１導電型半導体基板とは分離され それを接地電
位に接続して叡 半導体基板はそれとは無関係に正電位
に接続し得る。このた八 周辺回路がＣＭＯ５構成であ
って耘 バイポーラ構成であっても、本発明のＳＲＡＭ
セルと共存し得る。
囲から遊離した第２導電型島領域内に存在することによ
り、第１導電型半導体基板とは分離され それを接地電
位に接続して叡 半導体基板はそれとは無関係に正電位
に接続し得る。このた八 周辺回路がＣＭＯ５構成であ
って耘 バイポーラ構成であっても、本発明のＳＲＡＭ
セルと共存し得る。
ま′ｔ、、、ＳＲＡＭセル内のソース・ドレイン間の最
も不純物濃度の高い部分が半導体基板内部にあり、ゲー
ト酸化膜から離れているので、発生するホットキャリア
がゲート酸化膜に注入さｉｔ、 ＭＯＳＦＥＴの特性
劣化を引き起こす確率が大幅に減少する。
も不純物濃度の高い部分が半導体基板内部にあり、ゲー
ト酸化膜から離れているので、発生するホットキャリア
がゲート酸化膜に注入さｉｔ、 ＭＯＳＦＥＴの特性
劣化を引き起こす確率が大幅に減少する。
実施例
本発明の実施例を第１図から第５図にわたって説明する
。
。
第１図は本発明の一実施例であるＳＲＡＭセル断面構造
図である。第１図において、ｎ型半導体基板１上にｐ型
エピタキシャル層２ （以下単にエビ層と略記）が成長
した２層構造になっている。
図である。第１図において、ｎ型半導体基板１上にｐ型
エピタキシャル層２ （以下単にエビ層と略記）が成長
した２層構造になっている。
エビ層２を成長させる前に ｐ＋型埋込層９１をｎ型半
導体基板１の内部に形成し しかもｎ＋型埋込層８をｎ
型半導体基板１のより表面に近い位置に形成しておく。
導体基板１の内部に形成し しかもｎ＋型埋込層８をｎ
型半導体基板１のより表面に近い位置に形成しておく。
ｎ十型埋込層８はエミッタと成る。
ｎ型半導体基板１内のｐ子種埋込層底部にまで達する分
離領域３をｐ型エピ層を貫通して形成し１〇− 分離領域に囲まれたｐ型島領域９を形成する。この島領
域９は基板１と反対導電型て その表面にはゲート酸化
膜６を介してポリシリコンのゲート７が設けられ その
ゲート７の両端にはｎ子種のソース４・ドレイン５が形
成される。 ｎ＋型のエミッタ８はソース４の下部に位
買する。
離領域３をｐ型エピ層を貫通して形成し１〇− 分離領域に囲まれたｐ型島領域９を形成する。この島領
域９は基板１と反対導電型て その表面にはゲート酸化
膜６を介してポリシリコンのゲート７が設けられ その
ゲート７の両端にはｎ子種のソース４・ドレイン５が形
成される。 ｎ＋型のエミッタ８はソース４の下部に位
買する。
ソース４・ドレイン５・ゲート７によりｎチャネルＭＯ
ＳＦＥＴが構成されていて、エミッタ８・島領域９・ソ
ース４をそれぞれ エミッタ・ベース・コレクタとする
ｎｐｎバイポーラトランジスタが構成されている。
ＳＦＥＴが構成されていて、エミッタ８・島領域９・ソ
ース４をそれぞれ エミッタ・ベース・コレクタとする
ｎｐｎバイポーラトランジスタが構成されている。
ドレイン５は正の固定電源Ｖｄｄに接続されソース４・
ゲート７はスイッチトランジスタ１１を経由してビット
線に エミッタ８は接地電位に接続されている。
ゲート７はスイッチトランジスタ１１を経由してビット
線に エミッタ８は接地電位に接続されている。
このＳＲＡＭセルはソース（コレクタ）４の電位が”
Ｈｉｇｈ”か′″Ｌｏｗ”かで情報を記憶する。ソース
４の電位が″Ｌｏｗ” （接地電位に近い）のとき（
よソース４・ドレイン５間に電圧が印加され ドレイン
５近傍に高電界が生じる。もし ソース４から電子がド
レイン５方向に流れ出すと（Ｉｓ）、 ドレイン５近傍
の高電界でホットキャリアが発生し正孔が基板電流Ｉｂ
と成ってｐ型島領域内に流れ出す。この電流Ｉｂがベー
ス電流となって、エミッタ８から電子が流れ出す（Ｉｅ
）。
Ｈｉｇｈ”か′″Ｌｏｗ”かで情報を記憶する。ソース
４の電位が″Ｌｏｗ” （接地電位に近い）のとき（
よソース４・ドレイン５間に電圧が印加され ドレイン
５近傍に高電界が生じる。もし ソース４から電子がド
レイン５方向に流れ出すと（Ｉｓ）、 ドレイン５近傍
の高電界でホットキャリアが発生し正孔が基板電流Ｉｂ
と成ってｐ型島領域内に流れ出す。この電流Ｉｂがベー
ス電流となって、エミッタ８から電子が流れ出す（Ｉｅ
）。
このエミッタ電流■ｅがソース４に流れ込みその一部が
ソース電流Ｉｓと成って、継続的に電流が循環すること
で、ソース４の電位が” Ｌｏｗ″″レベルに保持され
る。
ソース電流Ｉｓと成って、継続的に電流が循環すること
で、ソース４の電位が” Ｌｏｗ″″レベルに保持され
る。
他方、ソース４の電位が” Ｉ（ｉｇｈ″″のときはｎ
ＭＯＳＦＥＴのソース４・ドレイン５間の電位差が小さ
くドレイン５近傍の電界強度が低いので、ホットキャリ
アの発生はない。このた＆ｎｐｎバイポーラトランジス
タへのベース電流Ｉｂが生じないた八 エミッタ８から
のエミッタ電流Ｉｅも流れない。こうして、電流が流れ
ない状態が継続しソース４は″″Ｈｉｇｈ″″Ｈｉｇｈ
″″レベルソース４・ドレイン５間の島領域表面はｎ型
不純物濃度が低い力＼ あるいはさらに薄くｎ型不純物
濃度を含んでいて、ゲート７・ソース４間の電１ ２− 位差が零で耘 微少電流が流れることが必要である。な
ぜなら、ゲート７・ソース４間を短絡しているにも拘ら
ずミ ソース電流工ｓが流れる状態が必要だからである
。さらは もし ソース４がＩＩ ｉ且ｇｈｌ＋のとき
、外乱によってＬ０ｗ″ レベル方向へ引き込まれよう
として耘 ソース４・ドレイン５間が導通状態であれば
ソース４のレベルの低下によってドレイン５から電流
が供給されて元の状態を保持する作用が生じるからであ
る。
ＭＯＳＦＥＴのソース４・ドレイン５間の電位差が小さ
くドレイン５近傍の電界強度が低いので、ホットキャリ
アの発生はない。このた＆ｎｐｎバイポーラトランジス
タへのベース電流Ｉｂが生じないた八 エミッタ８から
のエミッタ電流Ｉｅも流れない。こうして、電流が流れ
ない状態が継続しソース４は″″Ｈｉｇｈ″″Ｈｉｇｈ
″″レベルソース４・ドレイン５間の島領域表面はｎ型
不純物濃度が低い力＼ あるいはさらに薄くｎ型不純物
濃度を含んでいて、ゲート７・ソース４間の電１ ２− 位差が零で耘 微少電流が流れることが必要である。な
ぜなら、ゲート７・ソース４間を短絡しているにも拘ら
ずミ ソース電流工ｓが流れる状態が必要だからである
。さらは もし ソース４がＩＩ ｉ且ｇｈｌ＋のとき
、外乱によってＬ０ｗ″ レベル方向へ引き込まれよう
として耘 ソース４・ドレイン５間が導通状態であれば
ソース４のレベルの低下によってドレイン５から電流
が供給されて元の状態を保持する作用が生じるからであ
る。
ｐ型島領域９の下部にｐ＋型埋込層９１を設けであるの
（よ エミッタ８からの電子が基板１方向への流出を防
止するためである。
（よ エミッタ８からの電子が基板１方向への流出を防
止するためである。
第２図は本発明の他の実施例であるＳＲＡＭセル断面構
造図である。ソース４からドレイン５に達するｐ′″注
入層１０が形成されている点が第１図と異なる。このｐ
＋注入層１０は島領域９とゲート酸化膜６の界面に於て
不純物濃度が低く、その界面から離れるほど高濃度であ
るような分布をしている。
造図である。ソース４からドレイン５に達するｐ′″注
入層１０が形成されている点が第１図と異なる。このｐ
＋注入層１０は島領域９とゲート酸化膜６の界面に於て
不純物濃度が低く、その界面から離れるほど高濃度であ
るような分布をしている。
これにより、 ドレイン５近傍の高電界はその界面では
なく、島領域９の内皿 すなはちドレイン５の底部近傍
に発生し 従ってソースイから流れて来る電子が電離衝
突を起こし ゲート酸化膜から離れた場所、つまり図中
の電離衝突地点５１でホットキャリアが発生する。つま
り、 この構造により、ホットキャリアは発生するがゲ
ート酸化膜へ注入される確率が低く、ＭＯＳ Ｆ ＥＴ
の特性劣化は起こりにくいのである。
なく、島領域９の内皿 すなはちドレイン５の底部近傍
に発生し 従ってソースイから流れて来る電子が電離衝
突を起こし ゲート酸化膜から離れた場所、つまり図中
の電離衝突地点５１でホットキャリアが発生する。つま
り、 この構造により、ホットキャリアは発生するがゲ
ート酸化膜へ注入される確率が低く、ＭＯＳ Ｆ ＥＴ
の特性劣化は起こりにくいのである。
第３図はｎＭＯＳＦＥＴ１３およびｐＭＯＳＦＥＴ１４
からなる相補型ＭＯ８構成と第１図または第２図のＳＲ
ＡＭセル１２との一体化構造の断面図である。ｎＭＯ５
ＦＥＴ１３は分離領域で隔てられたｐ型エピ層２からな
るｐ型島領域９２内番へ ｎ＋ソース・ドレイン１５を
形成して構成さｔｌ、ｐＭＯＳＦＥＴ１６は分離領域で
隔てられたｐ型エピ層２内に拡散されたｎ−Ｗｅｌｌ１
７内に ｐ＋ソース・ドレイン１６を形成して構成され
る。
からなる相補型ＭＯ８構成と第１図または第２図のＳＲ
ＡＭセル１２との一体化構造の断面図である。ｎＭＯ５
ＦＥＴ１３は分離領域で隔てられたｐ型エピ層２からな
るｐ型島領域９２内番へ ｎ＋ソース・ドレイン１５を
形成して構成さｔｌ、ｐＭＯＳＦＥＴ１６は分離領域で
隔てられたｐ型エピ層２内に拡散されたｎ−Ｗｅｌｌ１
７内に ｐ＋ソース・ドレイン１６を形成して構成され
る。
ここで、ｎ型半導体基板１．とｎ−Ｗｅｌｌ１７は正電
源（＋Ｖｄｄ） ｉＱ ｐ型島領域９２は接地電位に
接続される。ｐ＋型埋込層９１は相補型ＭＯ３回路のラ
ッチアップ防止の作用をする。ここで、 ｎ＋ソー３− ４ ５、・ドレイン１５はＳＲＡＭセル１２のソース４・ド
レイン５と同時に同じ濃度・同じ接合深さに形成される
。
源（＋Ｖｄｄ） ｉＱ ｐ型島領域９２は接地電位に
接続される。ｐ＋型埋込層９１は相補型ＭＯ３回路のラ
ッチアップ防止の作用をする。ここで、 ｎ＋ソー３− ４ ５、・ドレイン１５はＳＲＡＭセル１２のソース４・ド
レイン５と同時に同じ濃度・同じ接合深さに形成される
。
第４図はｎＭＯＳＦＥＴ１３と縦型ｎｐｎバイポーラト
ランジスタ１８をＳＲＡＭセル１２と共に一体化した構
造の断面図である。
ランジスタ１８をＳＲＡＭセル１２と共に一体化した構
造の断面図である。
ｎＭＯＳＦＥＴ１２について（よ 第３図と同一である
ので説明を省略する。ｎｐｎトランジスタ１８は分離領
域に隔てられたｐ型エピ層２内に拡散されたｎ−Ｗｅ
ｌ １１７ （ｎ型島領域）内の一部に形成されたｐ型
活性ベース２代 その活性ベース２０内のｎ＋エミッタ
１ｇ、活性ベース２０へのコンタクトであるｐ＋ベース
２１とコレクタとして作用するｎ−Ｗｅｌｌ１７へのコ
ンタクトであるｎ＋コレクタ２２とから成る。 ｎ−Ｗ
ｅｌｌ１７はｐ＋型埋込層９１によってｎ型基板１から
分離されている。な壮 コレクタ抵抗を低減するために
ｎ十埋込層２３がｎ−Ｗｅ１１１７底部に接して形成
されている。この埋込層２３１ｔ、ｓＲＡＭセル１２の
ｎ＋エミッタ８と同時に同じ濃度・同じ接合深さに形成
される。
ので説明を省略する。ｎｐｎトランジスタ１８は分離領
域に隔てられたｐ型エピ層２内に拡散されたｎ−Ｗｅ
ｌ １１７ （ｎ型島領域）内の一部に形成されたｐ型
活性ベース２代 その活性ベース２０内のｎ＋エミッタ
１ｇ、活性ベース２０へのコンタクトであるｐ＋ベース
２１とコレクタとして作用するｎ−Ｗｅｌｌ１７へのコ
ンタクトであるｎ＋コレクタ２２とから成る。 ｎ−Ｗ
ｅｌｌ１７はｐ＋型埋込層９１によってｎ型基板１から
分離されている。な壮 コレクタ抵抗を低減するために
ｎ十埋込層２３がｎ−Ｗｅ１１１７底部に接して形成
されている。この埋込層２３１ｔ、ｓＲＡＭセル１２の
ｎ＋エミッタ８と同時に同じ濃度・同じ接合深さに形成
される。
同様にエミッタ１９やｎ＋コレクタ２２はＳＲＡＭセル
のソース４・ドレイン５および、ｎＭＯＳＦＥＴのソー
ス・ドレイン１５と同時に形成される。
のソース４・ドレイン５および、ｎＭＯＳＦＥＴのソー
ス・ドレイン１５と同時に形成される。
第３図と見比べれば バイポーラトランジスタを相補型
ＭＯ３回路と共に一体化ＬＢｉ−ＣＭＯ３ＬＳＩを周辺
回路に有するＳ ＲＡ Ｍ、あるいは逆にその一部に１
トランジスタセル構成のＳＲＡＭを有するＢｉ−ＣＭＯ
８ＬＳＩが構成されることは明かである。
ＭＯ３回路と共に一体化ＬＢｉ−ＣＭＯ３ＬＳＩを周辺
回路に有するＳ ＲＡ Ｍ、あるいは逆にその一部に１
トランジスタセル構成のＳＲＡＭを有するＢｉ−ＣＭＯ
８ＬＳＩが構成されることは明かである。
第５図（Ａ）〜（Ｅ）に第３図の構造を形成するための
製造工程の一部を示す。
製造工程の一部を示す。
（Ａ）ｎ型半導体基板１の１主面内部にボロンのような
ｐ型不純物を導入し 基板内部にピークを持つよう（へ
深い位置にｐ＋型埋込層９１を形成する。
ｐ型不純物を導入し 基板内部にピークを持つよう（へ
深い位置にｐ＋型埋込層９１を形成する。
（Ｂ）ｐ”型埋込層の内部にメモリーセルを形成する箇
所へ ヒ素のようなｎ型不純物を導入して、表面近くに
ｎ゛埋込層８を形成する。
所へ ヒ素のようなｎ型不純物を導入して、表面近くに
ｎ゛埋込層８を形成する。
（Ｃ）ｐ型エピ層２を成長させる。
（Ｄ）分離領域３をトレンチエッチ、酸化膜埋め５−
６−
込みによって形成し ｐ型エビ層２とｐ＋型埋込層９１
を少なくとも囲へ 孤立した複数個のｐ型島領域９を形
成する。
を少なくとも囲へ 孤立した複数個のｐ型島領域９を形
成する。
（Ｅ）ｐＭＯ８ＦＥＴ１４を後に形成する領域に燐をイ
オン注入し熱拡散によって広げｎＷｅｌｌ１７を形成す
る。
オン注入し熱拡散によって広げｎＷｅｌｌ１７を形成す
る。
この後（よ 通常のＭＯＳプロセスに従えば 第３図の
構造となる。
構造となる。
発明の効果
以上の説明から明らかなように 本発明により、（１）
ＳＲＡＭの周辺回路に相補型ＭＯ３回路や、Ｂｉ−ＣＭ
Ｏ８回路を用いることが出来る。これにより、高感度、
高速かつ低消費電力の半導体記憶装置が実現される。
ＳＲＡＭの周辺回路に相補型ＭＯ３回路や、Ｂｉ−ＣＭ
Ｏ８回路を用いることが出来る。これにより、高感度、
高速かつ低消費電力の半導体記憶装置が実現される。
（２）ホットキャリアの発生箇所がゲート酸化膜から離
れた構成であるた敷 高信頼性のＳＲＡＭセルが実現さ
れ・る。
れた構成であるた敷 高信頼性のＳＲＡＭセルが実現さ
れ・る。
以上の総合的効果として、本発明の本来の特徴であるＤ
ＲＡＭと同等の高密度なＳＲＡＭまたはそれを含むＬＳ
Ｉが実現される。本発明は以上のよう６へ きわめて工
業上の価値の高いものである。
ＲＡＭと同等の高密度なＳＲＡＭまたはそれを含むＬＳ
Ｉが実現される。本発明は以上のよう６へ きわめて工
業上の価値の高いものである。
第１図は本発明の一実施例であるＳＲＡＭセル断面構造
諷 第２図は本発明の他の実施例であるＳＲＡＭセル断
面構造＠ 第３図は本発明の他の実施例である相補型Ｍ
Ｏ３とＳＲＡＭセルとの一体化構造皿 第４図は本発明
の他の実施例であるＭＯＳＦＥＴとバイポーラトランジ
スタとＳＲＡＭセルとの一体化構造回 第５図は第３図
に示す相補型ＭＯＳとＳＲＡＭセルとの一体化構造を作
るための製造工程図である。 １・・・ｎ型半導体基板、 ２・・・ｐ型エピ＃ ３・
・・分離領域 ４・・・（ＳＲＡＭセル）ソースあるい
はコレク久 ５・・・（ＳＲＡＭセル）ドレイン、 ６
・・・ゲート酸化膜 ７・・・ゲート、 ８・・・（Ｓ
ＲＡＭセル）ｎ十エミッ久 ９・・・ｐ型島領域（ＳＲ
ＡＭセルのベース）、１０・・・ｐ十注入恩１１−＝・
スイッチトランジス久 １２・Ｓ ＲＡ Ｍセ）’ｖ、
１３−ｎＭＯＳＦＥＴ、 １４・＝ｐＭＯＳＦＥ
Ｔ、 ＋５−（ｎＭＯ８ＦＥＴ） ｎ＋ソース・
ドレイン、 １６・・・（ｐＭＯＳＦＥＴ）ｐ＋ソー７
−
諷 第２図は本発明の他の実施例であるＳＲＡＭセル断
面構造＠ 第３図は本発明の他の実施例である相補型Ｍ
Ｏ３とＳＲＡＭセルとの一体化構造皿 第４図は本発明
の他の実施例であるＭＯＳＦＥＴとバイポーラトランジ
スタとＳＲＡＭセルとの一体化構造回 第５図は第３図
に示す相補型ＭＯＳとＳＲＡＭセルとの一体化構造を作
るための製造工程図である。 １・・・ｎ型半導体基板、 ２・・・ｐ型エピ＃ ３・
・・分離領域 ４・・・（ＳＲＡＭセル）ソースあるい
はコレク久 ５・・・（ＳＲＡＭセル）ドレイン、 ６
・・・ゲート酸化膜 ７・・・ゲート、 ８・・・（Ｓ
ＲＡＭセル）ｎ十エミッ久 ９・・・ｐ型島領域（ＳＲ
ＡＭセルのベース）、１０・・・ｐ十注入恩１１−＝・
スイッチトランジス久 １２・Ｓ ＲＡ Ｍセ）’ｖ、
１３−ｎＭＯＳＦＥＴ、 １４・＝ｐＭＯＳＦＥ
Ｔ、 ＋５−（ｎＭＯ８ＦＥＴ） ｎ＋ソース・
ドレイン、 １６・・・（ｐＭＯＳＦＥＴ）ｐ＋ソー７
−
Claims (10)
- （１）第１導電型半導体基板の一主面に達する第２導電
型島領域と、前記島領域表面にゲート絶縁膜を介して設
けられたゲートと、前記ゲートに隔てられその両端に設
けられた第１導電型のソース・ドレインと、前記島領域
内部にあって前記ソース下部に位置する第１導電型のエ
ミッタとを少なくとも含み、前記ドレインは固定正電源
に、前記ゲートとソースはスイッチトランジスタを経由
してビット線に前記エミッタは接地電位に接続され、前
記島領域は外部回路から遊離していることを特徴とする
スタティック記憶セルからなる半導体記憶装置。 - （２）ソース・ドレイン間の島領域表面に第１導電型の
不純物を含むことを特徴とする特許請求の範囲第１項記
載の半導体記憶装置。 - （３）第２導電型島領域の底部に高濃度の第２導電型埋
込層が設けられていて、第１導電型エミッタの少なくと
も上面は前記第２導電型埋込層に接していない構成であ
ることを特徴とする特許請求の範囲第１項記載の半導体
記憶装置。 - （４）基板内部に設けられソースからドレインに達する
第２導電型イオン注入層を含み、前記ドレインと第２導
電型島領域間の濃度の最も高い箇所が基板内部に在るこ
とを特徴とする特許請求の範囲第１項記載の半導体記憶
装置。 - （５）ソース・ドレイン間の島領域表面に第１導電型の
不純物を含み、しかも、第２導電型島領域の底部に高濃
度の第２導電型埋込層が設けられていて、第１導電型エ
ミッタの少なくとも上面は前記第２導電型埋込層に接し
ていない構成であることを特徴とする特許請求の範囲第
１項記載の半導体記憶装置。 - （６）ソース・ドレイン間の島領域表面に第１導電型の
不純物を含み、しかも、前記基板内部に設けられ前記ソ
ースからドレインに達する第２導電型イオン注入層を含
み、前記ドレインと第２導電型島領域間の濃度の最も高
い箇所が基板内部に在ることを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。 - （７）第２導電型島領域の底部に高濃度の第２導電型埋
込層が設けられていて、第１導電型エミッタの少なくと
も上面は前記第２導電型埋込層に接していない構成で、
しかも、前記基板内部に設けられ前記ソースからドレイ
ンに達する第２導電型イオン注入層を含み、前記ドレイ
ンと第２導電型島領域間の濃度の最も高い箇所が基板内
部に在ることを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。 - （８）第１導電型半導体基板の一主面に達する第２導電
型島領域、前記島領域表面にゲート絶縁膜を介して設け
られたゲート、前記ゲートに隔てられその両端に設けら
れた第１導電型のソース・ドレイン、および前記島領域
内部にあって前記ソース下部に位置する第１導電型のエ
ミッタとから構成されるスタティック記憶セルと、第２
導電型の第２の島領域、前記第２の島領域表面にゲート
絶縁膜を介して設けられたゲート、前記ゲートに隔てら
れその両端に設けられた第１導電型のソース・ドレイン
とから構成される第１のＭＯＳＦＥＴと、第１導電型の
第３の島領域、前記第３の島領域表面にゲート絶縁膜を
介して設けられたゲート、前記ゲートに隔てられその両
端に設けられた第２導電型のソース・ドレインとから構
成される第２のＭＯＳＦＥＴとを備え、相補型回路が構
成されていることを特徴とする半導体記憶装置。 - （９）第１導電型半導体基板の一主面に達する第２導電
型島領域、前記島領域表面にゲート絶縁膜を介して設け
られたゲート、前記ゲートに隔てられその両端に設けら
れた第１導電型のソース・ドレイン、および前記島領域
内部にあって前記ソース下部に位置する第１導電型のエ
ミッタとから構成されるスタティック記憶セルと、第２
導電型の第２の島領域、前記第２の島領域表面にゲート
絶縁膜を介して設けられたゲート、前記ゲートに隔てら
れその両端に設けられた第１導電型のソース・ドレイン
とから構成される第１のＭＯＳＦＥＴと、第１導電型の
第３の島領域、前記第３の島領域表面にゲート絶縁膜を
介して設けられたゲート、前記ゲートに隔てられその両
端に設けられた第２導電型のソース・ドレインとから構
成される第２のＭＯＳＦＥＴと、第１導電型の第４の島
領域、前記第４の島領域内に設けられた第２導電型のベ
ース、前記ベース内および外にそれぞれ設けられた第１
導電型のエミッタ・コレクタから構成されるバイポーラ
トランジスタとを備えた半導体記憶装置。 - （１０）第１導電型半導体基板の一主面内部に第２導電
型不純物を導入し第１の埋込層を形成する工程と、前記
第１の埋込層より表面近くに第１導電型不純物を導入し
高濃度の第２の埋込層を形成する工程と、前記基板上に
第２導電型のエピタキシャル層を成長させる工程と、前
記エピタキシャル層と前記第１の埋込層を分離領域で囲
み孤立した複数個の第２導電型島領域を形成する工程と
、前記複数個の島領域の任意個数を第１導電型化させた
後に、前記島領域表面にゲート絶縁膜を介してゲートを
設ける工程および、前記第１または第２導電型の島領域
にそれぞれ第２または第１導電型のソース・ドレインを
設ける工程とからなり、スタティック記憶セルと、ｎチ
ャネル型ＭＯＳＦＥＴと、ｐチャネル型ＭＯＳＦＥＴと
を少なくとも構成要素として含むことを特徴とする半導
体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145894A JPH0311665A (ja) | 1989-06-08 | 1989-06-08 | 半導体記憶装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145894A JPH0311665A (ja) | 1989-06-08 | 1989-06-08 | 半導体記憶装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0311665A true JPH0311665A (ja) | 1991-01-18 |
Family
ID=15395511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1145894A Pending JPH0311665A (ja) | 1989-06-08 | 1989-06-08 | 半導体記憶装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0311665A (ja) |
-
1989
- 1989-06-08 JP JP1145894A patent/JPH0311665A/ja active Pending
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