JPH0423464A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に関し、特に、バイポーラＥ
ＣＬ−ＲＡＭに関する。

［従来の技術］ バイポーラＥＣＬ−ＲＡ’Ｍは、超高速メモリとして、
主として大型および中型コンピュータのキャシュメモリ
のような高速性を要する個所に用いられている。現在、
６４にビット、アクセスタイム５ｎｓの大容量で高速の
ものが開発されているが、コンピュータの高性能化のた
めに一層の大規模化、高速化が求められている。

ところで、このような大容量メモリには、低消費電力で
高速性を有し、高集積化が可能な、横型ｐｎｐ）ランジ
スタを負荷とするメモリセルが多く用いられている。こ
のトランジスタ（以下、Ｔｒと記す）負荷型のメモリセ
ルの回路図を第４図に示す。同図に示すように、マルチ
エミッタの□ｐ　ｎ　Ｔ　ｒ　Ｑ　３、Ｑ４にはそれぞ
れ負荷Ｔｒとしてｐ　ｎ　ｐ　Ｔ　ｒ　Ｑ　］、Ｑ　２
が接続され、Ｔ　ｒ　Ｑ　３とＴｒＱ４とは、互いにベ
ースとコレクタとが交差接続されている。そして、エミ
ッタ電極Ｅ］は、エミッタ電極Ｅ２と共にワード線ＷＴ
に、エミッタ電極Ｅ４は、エミッタ電極Ｅ６と共にワー
ド線ＷＢに、エミッタ電極Ｅ３はデイジット線りに、ま
た、エミッタ電極Ｅ５はデイジット線■と接続されてい
る。

この回路のＴｒＱｌ、Ｑ３の部分の従来のセル構造を第
５図に示す。第５図（ａ）がその平面図であり、第５図
（ｂ）か、第５図（ａ）のＡ−Ａ′線断面図である。第
５図に示すように、ＴｒＱｌ、Ｑ３は、ｐ−型半導体基
板５１上に形成されており、ＴｒＱ３は、ｐ−型半導体
基板５１上に形成されなｎ＋型型数散層５２ｎ−型半導
体層５３をコレクタ領域とし、ｐ−型不純物領域５４、
ｎ＋＋不純物領域５６をそれぞれベース領域、エミッタ
領域としており、まなＴ　ｒ　Ｑ　１は、ｐ−型不純物
領域５４、ｎ−型半導体層５３、ｐ＋＋不純物領域５５
をそれぞれコレクタ領域、ベース領域、エミッタ領域と
している。Ｔ　ｒ　Ｑ　］、　、　Ｑ　３は酸化シリコ
ン膜５つおよび多結晶シリコン５８からなる分離領域に
よって他の素子から分離されている。半導体基板表面に
は、ｎ＋型型数散層５２コレクタ引き出し領域を介して
接続されるコレクタ電ｉｃ３、ｐ＋＋不純物領域５５、
ｎ＋＋純物領域５６と接触するエミッタ電極Ｅｌ、Ｅ３
．Ｅ４およびｐ−型不純物領域５４内に形成されたｐ“
型不純物領域５７と接触するベース電極Ｂ３が形成され
ている。

Ｔ　ｒ　Ｑ　２、Ｔ　ｒ　Ｑ　４も同様の構成をもって
半導体基板の表面領域内に形成されており、ＴｒＱ３の
コレクタ電極Ｃ３はＴ　ｒ　Ｑ　４のベース電極と、そ
して、Ｔ　ｒ　Ｑ　３のベース電ｉＢ３はＴ　ｒ　Ｑ　
４のコレクタ電極と半導体基板表面上で接続されている
。

［発明が解決しようとする課題］ 上述した従来の横型ｐｎｐＴｒを負荷としたバイポーラ
ＥＣＬ・ＲＡＭはショットキＵ章壁ダイオードを用いた
ものに比べ、集積度および消費電力の点では勝っている
ものの、高速性能の点、特にメモリセルの書き込み性能
の点で劣っていた。その理由は、書き込み時に例えばｐ
ｎｐＴｒＱｌをオン状態からオフ状態にする場合、Ｔ　
ｒ　Ｑ　１のベース領域（ｎ−型半導体層５３）にポー
ルが蓄積されているためにオフになるのに長時間を要す
るからである。

この蓄積ホールを少なくするために、ｐｎ、ｐＴｒＱｌ
のエミッタ領域（ｐ＋＋不純物領域５５）をｎ＋型型数
散層５２達するようにしたものがあるが、その場合には
、ｎ−型半導体層５３に蓄積されるホールは減少するも
のの、ｐ＋＋不純物領域５５をエミッタ領域、ｎ＋型型
数散層５２ベース領域、ｐ−型半導体基板５１をコレク
タ領域とする寄生Ｔｒの電流増幅率βが大きくなり、基
板へのもれ電流が増加してその分消費電力が大きくなる
という欠点がある。

また、従来のメモリセルでは、負荷となるｐｎｐ　Ｔ　
ｒが横型構造となっているため、このｐｎｐ］゛ｒのｆ
ｔ（１□ランジション周波数）を高くすることができず
、書き込みや読み出しを高速に行うことができない。ま
た、ｐｎｐＴｒが横型であるなめに、このＴｒのエミッ
タ領域やベース領域のスペースを半導体基板の表面上に
確保しなけれはならないので、メモリセルの占有面積が
増加して高集積化が困難であった。

し課題を解決するための手段］ 本発明の半導体記憶装置は、半導体基板上に該半導体基
板から絶縁分離されて形成された第１導電型の半導体層
と、前記半導体層上に互いに絶縁分離領域によって分離
されて形成された第２導電型の第］および第２の半導体
領域と、前記第１の半導体領域の表面領域内に形成され
た第１導電型の第３の半導体領域と、前記第２の半導体
領域の表面領域内に形成された第１導電型の第４の半導
体領域と、前記第３の半導体領域の表面領域内に形成さ
れた第２導電型の第５および第６の半導体領域と、前記
第４の半導体領域の表面領域内に形成された第２導電型
の第７および第８の半導体領域と、前記第１の半導体領
域と前記第４の半導体領域とを接続する第１の接続導体
と、前記第２の半導体領域と前記第３の半導体領域とを
接続する第２の接続導体と、を具備するものである。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）は本発明の第１の実施例の主要部を示す半
導体チップの平面図、第１図（ｂ）は第１図（ａ、　）
のＡ−Ａ′線断面図、第１図（ｃ）は第１図＜ａ）のＥ
ｌ−Ｂ′線断面図てあって、図示された箇所において、
第４図のｐｎｐＴｒＱｌ、ｎ　ｐ　ｎ　Ｔ　ｒ　Ｑ　３
の部分が示されている。第１図において、１はｐ−型半
導体基板、２は酸化物層、３はｐ＋＋半導体層、４はｎ
−型半導体層、５はｐ−型不純物領域、６．７はｎ＋＋
不純物領域、８はｐ＋＋不純物領域、９ａは深い分離用
溝、９ｂは浅い分離用溝、１０は多結晶シリコン、コ１
は酸化シリコン膜である。そして、ｐ　ｎ　ｐ　Ｔ　ｒ
　Ｑ半導体層４をベース領域、ｐ−型不純物領域５をコ
レクタ領域として構成され、また、ｎ　ｐ　ｎ　Ｔ　ｒ
Ｑ３は、ｎ＋＋不純物領域７をエミッタ領域、ｐ型不純
物領域５をベース領域、ｎ−型半導体層３をコレクタ領
域として形成されている。

次に、本実施例の製造方法について説明する。

第２図（ａ）、（ｂ）は、この実施例の製造方法を説明
するために工程順に配置した半導体チップの断面図であ
る。まず、比抵抗１０　Ｑ　ｃｍのｐ−型半導体基板１
の結晶軸＜　１．１　］、　＞に垂直な表面上に酸化物
層２を形成し、該酸化物層の深い分離用溝９ａの形成予
定箇所を選択的に開孔する。そしてその開孔部分の半導
体を核としてｐ＋型型半体体層３厚さ１μｍに成長させ
、その表面を平坦化する。その上に、比抵抗５Ωｃｍの
ｎ−型半導体層４を厚さ１μｍにエピタキシャル成長さ
せる。次に、その表面に厚さ０．５μｍの窒化シリコン
膜１２を形成し、レジスト膜１３を塗布し、露光現像す
る［第２図（ａ）］。

次に、第２図（ｂ）に示すように、レジスト膜１３をマ
スクにしてｐ−型半導体基板１に達するまで選択的にエ
ツチングして幅１μｍの深い分離用溝９ａを形成する。

窒化シリコン膜１２を除去した後、１０００℃て１０分
間熱酸化を行い、厚さ４００ｎｍの酸化シリコン膜１１
を形成する［第２図（ｂ）］。

次に、ｐ−型多結晶シリコンで上述の漠９ａを埋め込み
、その表面を平坦化する。同様に、深い分離用溝９ａと
直交するように浅い分離用溝９ｂを形成する。この浅い
分離用溝９ｂの深さは、ｐ”型半導体層３の表面より少
し深いところまてとする。熱酸化処理後、この浅い講９
ｂも多結晶シリコンで埋め込み、表面をほぼ平坦にする
。その後、レジストをマスクにしてホロンやヒ素をイオ
ン注入してｐ−型不純物領域５、ｎ＋＋不純物領域６．
７およびｐ＋＋不純物領域８を形成する。

その後、アニールしてキャリアを活性化し欠陥を除去す
る。

そして、酸化シリコン膜１１を開孔し、各種電極、配線
を形成すれば第１図に示した装置が得られる。

このように形成されたメモリセルにあっては、ｐ　ｎ　
ｐ　Ｔ　ｒ　Ｑ　１のエミッタ領域となるｐ＋型型半体
体層３下は酸化物層２と接しているため、蓄積電荷の量
を大幅に減らすことができ、また、エミッタ部の接合容
量を減少させるとかできるのでメモリセルの動作が高速
化される。また、ｐｎｐＴｒのエミッタ領域と基板との
間に酸化物層２が介在しているなめ、基板へのもれ電流
を消滅させることができ、消費電力を３０％程度削減す
ることができる。さらに、ｐｎｐＴｒのエミッタ領域は
隣接メモリセルに接続されており、エミッタ電極および
ワード配線が不要となるので、また、ベース領域を平面
的に確保する必要がなくなるので、半導体記憶装置の集
積度を大幅に向上させることかできる。また、ｐｎｐＴ
ｒを縦型Ｔｒとすることができるため、このＴｒのｆｔ
か向上し、書き込み動作の高速化が可能となる。

しかも、このＴｒのエミッタ面積は分離用溝９ａ、９ｂ
で区画されているため、その寸法のばらつきがなくなり
、特性を安定化させることができる。

第３図（ａ＞は本発明の第２の実施例の主要部を示す半
導体チップの平面図、第３図（ｂ）は第３図（ａ）のＡ
−Ａ′線断面図、第３図（ｃ）は第３図（ａ）のＢ−Ｂ
’線断面図である。

この実施例では、銅層１４を酸化物層２とｐ＋型型半体
体層３の間に設けているが、その他の点では第１の実施
例と同様である。この実施例は、酸化物層２を形成した
後その上に銅層１４を形成し、銅層および酸化物層を開
孔した後、ｐ＋型型半体体層３成長させることにより形
成されるものである。本実施例のものは、第１の実施例
に較ベワード線の抵抗を大幅に低減でき、書き込み時に
大きな電流を流すことができるので、より高速動作が可
能となる利点がある。

なお、銅に替えてタングステンや金などの金属あるいは
シリサイドを用いることもできる。

［発明の効果］ 以上説明したように、本発明は、Ｔｒ負荷型のＥＣｒ−
・Ｒ，ＡＭにおいて、負荷Ｔｒのエミッタ領域を半導体
基板内に設け、このＴｒを縦型としたものであるので、
以下の効果を奏することができる。

■　負荷Ｔ　ｒ　（７）　ｆ　Ｔが向上し、メモリセル
の高速動作が可能となる。

■　負荷Ｔｒのエミッタ電極およびワード線が不要とな
り、また、ベース領域の平面上のスペースが不要となる
ので、メモリセルの占有面積を縮小でき高集積化が可能
となる。

■　負荷Ｔｒのベース領域における蓄積ホールが減少し
、Ｔｒのオフ動作が高速化される。

■　ｐ　ｎ　ｐ　Ｔ　ｒと基板とが分離されていること
により、もれ電流がなくなり、消費電力を削減すること
ができる。

【図面の簡単な説明】

第１図（ａ）は、本発明の第１の実施例を示す平面図、
第１図（ｂ）は、第１図（ａ）のＡ−Ａ′線断面図、第
１図（ｃ）は、第１図（ａ）のＢＢ′Ｂ′線断面図２図
（ａ）、（ｂ）は、それぞれ本発明の第１の実施例の製
造方法を説明するための半導体チップの断面図、第３図
（ａ）は、本発明の第２の実施例を示す平面図、第３図
（ｂ）は、第３図（ａ）のＡ−Ａ’線断面図、第３図（
ｃ）は、第３図（ａ）のＢ−Ｂ′線断面図、第４図は、
ｐ　ｎ　ｐ　Ｔ　ｒ負荷型メモリセルの回路図、第５図
（ａ）は、従来例の平面図、第５図（ｂ）は、第５図（
ａ）のＡ−Ａ”線断面図である。 １・・・ｐ−型半導体基板、　　２・・・酸化物層、３
・・・ｐ＋＋半導体層、　　４・・・ｎ−型半導体層、
５・・・ｐ−型不純物領域、　　６．７・・・ｎ＋＋不
純物領域、　　８・・・ｐ＋＋不純物領域、　　９ａ・
・・深い分離用溝、　　９ｂ・・・浅い分離用溝、　１
０・・・多結晶シリコン、　　１１・・・酸化シリコン
膜、１２・・・窒化シリコン膜、　　　１３・・・レジ
スト膜、１−４−・・銅層、　　Ｂｌ、Ｂ２−ｐｎｐＴ
ｒのベース電極、　　Ｂ３、Ｂ４・・・ｎｐｎＴｒのベ
ース電極、　ＣＩ、Ｃ２・・ｐｎｐＴｒのコレクタ電極
、Ｄ、Ｔｆ−・・デイジット線、　　　Ｅｌ−Ｅｉ−１
）ｎＰＴｒのエミッタ電極、　　　Ｅ３〜Ｅ６・・・ｎ
ｐｎＴｒのエミッタ電極、　Ｑｌ　、Ｑ２・＝ｐｎｐＴ
ｒ、Ｑ３、Ｑ４−・ｎｐ　ｎＴｒ、　　ＷＴ−ワード線
（トップ）、　　ＷＢ・・・ワード線（ボトム）。

Claims (1)

【特許請求の範囲】
1. 半導体基板上に該半導体基板から絶縁分離されて形成さ
   れた第１導電型の半導体層と、前記半導体層上に互いに
   絶縁分離領域によって分離されて形成された第２導電型
   の第１および第２の半導体領域と、前記第１の半導体領
   域の表面領域内に形成された第１導電型の第３の半導体
   領域と、前記第２の半導体領域の表面領域内に形成され
   た第１導電型の第４の半導体領域と、前記第３の半導体
   領域の表面領域内に形成された第２導電型の第５および
   第６の半導体領域と、前記第４の半導体領域の表面領域
   内に形成された第２導電型の第７および第８の半導体領
   域と、前記第１の半導体領域と前記第４の半導体領域と
   を接続する第１の接続導体と、前記第２の半導体領域と
   前記第３の半導体領域とを接続する第２の接続導体と、
   を具備する半導体記憶装置。