JPH03116866A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置に適用して有効な技術に関するも
ので、特に、所謂高抵抗多結晶シリコン負荷型スタティ
ックＲＡＭに利用して有効な技術に関するものである。

［従来の技術］ 情報の読出し、書き込みが任意の記憶番地に対して随時
可能であり、しかも電源が印加されている限り情報が保
持される半導体装置としてスタティックＲＡＭが知られ
ており、最近においては。

特に高抵抗多結晶シリコン負荷型スタティックＲＡＭが
良く用いられている。この高抵抗多結晶シリコン負荷型
スタティックＲＡＭについては、例えば、昭和６０年１
２月３０日に日経マグロウヒル社から発行された「日経
エレクトロニクス」第１１７頁〜第１４５頁に記載され
ている。その概要を説明すれば次のとおりである。

第５図には高抵抗多結晶シリコン負荷型スタティックＲ
ＡＭの等価回路図が示されており、このスタティックＲ
ＡＭは、多結晶シリコンで形成される２個の高負荷抵抗
２１．２１を備え、２個の駆動用ＭＩＳＦＥＴＱ３．Ｑ
４の一方の出力を他方の入力にそれぞれ接続するように
したフリップフロップ回路２３と、このフリップフロッ
プ回路２３に対する信号のやりとりを行うための２個の
転送用ＭＩＳＦＥＴＱＩ、Ｑ２とを具備している。

ここで、符号２５はワード線を、２６はビット線を、Ｖ
ｃｃは供給′ｉｒ１ｇを、Ｖｓｓは基Ｎ／ｉ電位（グラ
ンド電位）をそれぞれ示している。そして、読出しを行
う場合にはワード線２５に電圧を加えてゲートを開く。

すると、ビット線２６．２６にはそれぞれのインバータ
状態に対応した電圧が表れる。

一方、書込を行う場合には再びワード線２５に電圧を加
えてゲートを開いた状態にし、ビット１ｉＳ２６．２６
に書き込みたい状態に対応した電圧を加えれば良い。

このように構成される高抵抗多結晶シリコン負荷型スタ
ティックＲＡＭの高負荷抵抗２１．２１は、例えば、第
６図に示されるように構成されている。

同図において、符号７，３３．８はそれぞれ高負荷抵抗
２１を構成する高濃度のＮ形領域（Ｎ＋）、真性領域（
ｉ；イントリンシック領域、ノンドープ領域とも称す）
、高濃度のＮ形領域（Ｎ＋）を示しており、高濃度のＮ
形領域７には供給電源Ｖｃｃが、高濃度のＮ形領域８に
は記憶ノードｖ１がそれぞれ接続された状７ｇとなって
いる。

ここで、上記真性領域３３が高抵抗の役割を果たしてい
る。

しかしながら、近年においては、半導体装置の高集積化
に伴って真性領域３３の長手力向長さが短くなってきて
おり、ＶＴＲ（スレッシュホールド電圧）、バンチスル
ー耐圧の低下が問題となってきた。

そこで１本出願人は、第７図に示されるような高抵抗多
結晶シリコン負荷型スタティックＲＡＭの高負荷抵抗に
ついて検討した。

この高負荷抵抗が第６図のそれと違う点は、高負荷抵抗
の低電位側の真性領域の半分にＰ形不純物を低濃度に導
入して低濃度のＰ形領域（Ｐ−）５とし、バンチスルー
を防止するようにした点である。

このように、高濃度のＮ形領域７．真性領域３３ａ、低
濃度のＰ形領域５．高濃度のＮ形領域８より構成される
高負荷抵抗は上述のようにバンチスルーを防止し得るだ
けではなく、スタンバイ電流を下げることも可能であり
、待機時の消費電力を低減するという効果が期待できる
ようにもなっている。

［発明が解決しようとする課題］ しかしながら、上記構成の半導体装置においては以下の
問題点がある。

すなわち、消費電力を低減°すべく高負荷抵抗２１がよ
り高抵抗化され、該高抵抗２１を流れる電流が非常に小
さくなっているために、電源電圧Ｖｃｃが低下した（小
さい）場合にデータが反転してしまう所謂データリテン
ション不良が発生するという問題点がある。

本発明は係る問題点に鑑みなされたものであって、スタ
ンバイ電流を増やすことなく、電源電圧小の時に高抵抗
を流れる電流を増大せしめ、データリテンションの発生
を防止し得る半導体装置を提供することを目的としてい
る。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、高抵抗多結晶シリコンを備えると共に、この
高抵抗多結晶シリコンが高電位側から低電位側に向かっ
て、高濃度のＮ形領域、真性領域。

低濃度のＰ形領域、高濃度のＮ形領域で構成された半導
体装置において、前記真性領域を低濃度のＮＭ′、領域
としたものである。

［作用］ 上記した手段によれば、高抵抗多結晶シリコンの真性領
域を低濃度のＮ形領域としたので、印加電界が大きくな
り、ドリフト電流が増大するという作用により、電源電
圧小の時に高抵抗を流れる電流を増大でき、データリテ
ンションの発生を防止するというという上記目的が達成
されることになる。

しかも上記した手段によれば、スタンバイ電流を増やす
ことなくデータリテンションの発生を防止できる。

［実施例コ 以下、本発明の実施例を図面を参照しながら説明する。

第１図には本発明に係る半導体装置の実施例が示されて
いる。

この実施例の半導体装置は高抵抗多結晶シリコン負荷型
スタティックＲＡＭを構成しており、同図には該スタテ
ィックＲＡＭの多結晶シリコンよりなる高負荷抵抗２１
が示されている。

この実施例の半導体装置にあっては、該高負荷抵抗２１
は供給電源Ｖｃｃ（高電位側）から記憶ノード■□（低
電位側）に向かって、高濃度のＮ形領域（Ｎ”）７、低
濃度のＮ形領域（Ｎ−）３ｃ。

低濃度のＰ形領域（Ｐ−）５．高濃度のＮ形領域（Ｎ”
）８で構成されている。すなわち、第７図に示される高
負荷抵抗の真性領域３３ａを低濃度のＮ形領域３ｃに代
えた構造となっている。

この低濃度のＮ形領域３ｃは印加電界を大きくし、ドリ
フト電流を増大し得るよう働くものであり、従って、電
源電圧Ｖｃｃ低不時の高負荷抵抗２１を流れる電流を増
大でき、データリテンションの防止を図ることが可能と
なっている。

しかもこのドリフト電流の増大は、上述のように、第７
図に示される真性領域３３ａを低濃度のＮ形領域３ｃに
代えただけでなされるようになっており、スタンバイ電
流を増やすことな〈実施されるようになっている。

次にこのように構成される半導体装置の製造プロセスに
ついて説明する。

第２図において、符号１はＰ型シリコン半導体基板を、
１３．１３は該半導体基板１表面に形成されるソース、
ドレイン拡散層を、１１は該半導体基板１表面を酸化す
ることにより形成されるゲート絶縁膜１例えば酸化膜を
、１２は該ソース、ドレイン拡散層１３．１３間のゲー
ト薗化膜１１上に形成されるゲートをそれぞれ示してお
り、これらの製造プロセスは周知のため、ここでの説明
は省略する。

上記各部位よりなるＭＩＳＦＥＴ　Ｑの形成が終わった
ら１次に、例えばＳｉｎ、膜よりなる層間絶縁膜２を１
例えばＣＶＤ法により形成する。

そして、全面に多結晶シリコン（ノンドープ）を堆積し
１次いで、パターニングにより、所定形状の高抵抗を形
成する０次に、全面にＮ形不純物を、例えばイオン打込
みにより低濃度に導入して低濃度のＮ形領域３を形成し
、第２図に示される状態とする。

次いで、上記低濃度のＮ形領域３に、所定形状のマスク
４を用いてＰ形不純物を低濃度に導入して低濃度のＰ形
領域５を形成し、第３図に示される状態とする 次いで、上記マスク４を除去し、新たなマスク（マスク
４とは異なるもの）６を用いて、低濃度のＮ形領域３ｂ
、３ａにＮ形不純物を高濃度に導入して高濃度のＮ形領
域７，８をそれぞれ形成し、第４図に示される状態とす
る。

ここで、多結晶シリコン内は、図における左側より高濃
度のＮ形領域７、低濃度のＮ形領域３ｃ。

低濃度のＰ形領域５、高濃度のＮ形領域８の順に区画さ
れた状態となっている。

次いで、上記マスク６を除去し、次いで、例えばＣＶＤ
法により、例えばＳｉｎ、膜の如き層間絶縁膜９を形成
した後、例えばアルミニウムよりなる配線層１０を形成
すると共に、上記高濃度のＮ形領域７，８をそれぞれ供
給電源Ｖｃｃ（高電位側）、記憶ノードＶ１（低電位側
）に接続すれば第１図に示される半導体装置が得られる
ことになる。。

ここで、第７図に示される本出願人が先に出願した高負
荷抵抗の製造プロセスと本実施例の製造プロセスとの違
いは、第２図におけるＮ形不純物の低濃度の導入工程が
在るか否かの違いだけである。従って、本実施例の製造
プロセスによれば、第３図、第４図に示される従来の工
程の前にＮ形不純物の低濃度の導入工程という一工程を
加えるだけでデータリテンションを防止できるようにな
っており、その製造は極めて容易である。

因に、上記高負荷抵抗２１を流れる電流の制御は、第２
図に示されるＮ形不純物の導入量により行なうことが可
能となっている。

なお、実際の半導体装置（ＳＲＡＭ）においては、眉間
絶縁膜にコンタクトホール等が形成されるが、本発明に
は特に関係しないので省略した。

このように構成される半導体装置によれば次のような効
果を得ることができる。

すなわち、高抵抗多結晶シリコン２１が供給電源Ｖｃｃ
（高電位側）から記憶ノードＶ、（低電位側）に向かっ
て、高濃度のＮ形領域７、真性領域３３　ａ、低濃度の
Ｐ形領域５、高濃度のＮ形領域８で構成された半導体装
置の前記真性領域３３ａを低濃度のＮ形領域３ｃとした
ので、印加電界が大きくなり、ドリフト電流が増大する
という作用により、電源電圧小の時に高抵抗２１を流れ
る電流を増大でき、データリテンションの発生を防止す
ることが可能となる。

しかも、上記構成によれば、データリテンションの防止
を、スタンバイ電（Ａεを増やすことなく行なうことが
可能である。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は一ヒ記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

なお、上記実施例おいては、従来の真性領域３３ａを低
濃度のＮ形領域３Ｇに代えた枯造となっているが、高濃
度のＮ形領域に代えた場合には、該高負荷抵抗２１がＮ
ＰＮ構造となり、供給電源側の電界が高くなりすぎて電
流がかなり流れることとなってしまい、消費電力の増大
を招くこととなるので好ましくないというのはいうまで
もない。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡星に説明すれば下記のとおりである
。

すなわち、高抵抗多結晶シリコンを備えると共に、この
高抵抗多結晶シリコンが高電位側から低電位側に向かっ
て、高濃度のＮ形領域、真性領域、低濃度のＰ形領域、
高１度のＮ形領域で構成された半導体装置において、前
記真性領域を低濃度のＮ形領域としたので、印加電界が
大きくなり、ドリフト電流が増大するようになる。その
結果、電源電圧小の時に高抵抗を流れる電流が増大する
こととなり、データリテンションの防止が可能になる。

しかも、上記構成によれば、データリテンションの防止
を、スタンバイ電流を増やすことなく行なうことが可能
である。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の実施例の要部の縦断
面図、 第２図〜第４図は本発明に係る半導体装置の実施例の要
部の製造方法を示す各工程図、第５図は従来技術に係る
半導体装置の等価回路図。 第６図、第７図は従来技術に係る半導体装置の要部の構
成を示す概念図である。 ３ｃ・・・・低濃度のＮ形領域、５・・・・低濃度のＰ
形領域、７，８・・・・高濃度のＮ形領域、２１・・高
抵抗多結晶シリコン、Ｖｃｃ・・・・供給電源。 ■□・・・・記憶ノード、Ｖｓｓ・・・・基準電位（低
電位側） 第 ８ 図 第 図 ３ ３ 第 図 第６ 図 ３ 第７ 図

Claims (1)

1. 【特許請求の範囲】 １、高抵抗多結晶シリコンを備えると共に、この高抵抗
   多結晶シリコンが高電位側から低電位側に向かって、高
   濃度のＮ形領域、真性領域、低濃度のＰ形領域、高濃度
   のＮ形領域で構成された半導体装置において、前記真性
   領域を低濃度のＮ形領域としたことを特徴とする半導体
   装置。 ２、前記半導体装置はスタティックＲＡＭであることを
   特徴とする特許請求の範囲第１項記載の半導体装置。 ３、前記低濃度のＮ形領域はドリフト電流を増大せしめ
   ることを特徴とする特許請求の範囲第１項または第２項
   記載の半導体装置。