JPS60246671A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS60246671A JPS60246671A JP59102882A JP10288284A JPS60246671A JP S60246671 A JPS60246671 A JP S60246671A JP 59102882 A JP59102882 A JP 59102882A JP 10288284 A JP10288284 A JP 10288284A JP S60246671 A JPS60246671 A JP S60246671A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は小型化してもアルファ粒子γｊどの放射性粒子
によって引き起されるソフトエラーの発生が少ない半導
体メモリセルに関するものである。
によって引き起されるソフトエラーの発生が少ない半導
体メモリセルに関するものである。
（従来技術とその問題点）
アルファ粒子などの放射性粒子が半導体内に入射すると
、半導体内部１こは多米の電荷が生成される。これらの
電荷が半導体メモリセル内部の電極船こ流入すると、そ
の電極の電位を変化させ、その結果ソフトエラーを起す
。半導体メモリセル内の電極が取り扱う電荷量が大きい
時（Ｊ、このような内部生成電荷の流入の影善は小さく
、このメモリセルがソフトエラーを起すことは少１ｊい
、しかし、半導体メモリセルが小型化されると、メモリ
セル内電極の取り扱う電荷量が減少Ｔ６ため、ソフトエ
ラーの問題が小太となる。
、半導体内部１こは多米の電荷が生成される。これらの
電荷が半導体メモリセル内部の電極船こ流入すると、そ
の電極の電位を変化させ、その結果ソフトエラーを起す
。半導体メモリセル内の電極が取り扱う電荷量が大きい
時（Ｊ、このような内部生成電荷の流入の影善は小さく
、このメモリセルがソフトエラーを起すことは少１ｊい
、しかし、半導体メモリセルが小型化されると、メモリ
セル内電極の取り扱う電荷量が減少Ｔ６ため、ソフトエ
ラーの問題が小太となる。
従来の半導体メモリセルでは、メモリセル内を極の構造
を改良し、放射性粒子によって生成される電荷のこの電
極への流入を少なくすること、この電極の取り扱う電荷
ｉを流入雷、荷取以上に保っこｄｌこよってソフトコラ
−を防いでいた。しかし、メモリセル内′を極へ流入す
る電荷量ヲ減らすことｌこは限界があるため、その電極
で取り扱う電荷量をある値以上ｌこ保たなければならな
い。そのため、従来の半導体メモリセルではその大きさ
も、その消費電力もある値以上ｌこ保たなければならな
かった。このことは、この半導体メモリセルの小型化お
よびこの半導体メモリセルを使ったメモｌ装置の集積化
にとって大きな嘩護となっていた。
を改良し、放射性粒子によって生成される電荷のこの電
極への流入を少なくすること、この電極の取り扱う電荷
ｉを流入雷、荷取以上に保っこｄｌこよってソフトコラ
−を防いでいた。しかし、メモリセル内′を極へ流入す
る電荷量ヲ減らすことｌこは限界があるため、その電極
で取り扱う電荷量をある値以上ｌこ保たなければならな
い。そのため、従来の半導体メモリセルではその大きさ
も、その消費電力もある値以上ｌこ保たなければならな
かった。このことは、この半導体メモリセルの小型化お
よびこの半導体メモリセルを使ったメモｌ装置の集積化
にとって大きな嘩護となっていた。
（発明の目的）
本発明の目的はアルファ粒子などの放射性粒子ｌこよっ
て引き起されるソフトエラーの発生が極めて少なく、ソ
フトエラ一対策のためｌこ小型化、集積化が制トυされ
ることの少ない半導体メモリセルを提供することである
。
て引き起されるソフトエラーの発生が極めて少なく、ソ
フトエラ一対策のためｌこ小型化、集積化が制トυされ
ることの少ない半導体メモリセルを提供することである
。
（発明の栖取）
本発明憂こよる半導体メモリセルは、第１のワード線に
接続されたゲート電極、第１のビット線に接続された第
１通電電極、第２通電電極、を有する第１導電型の第１
ＦＢ’ｌ”、：、第２のワード線に接続さｔまたゲート
電極、第２のヒツト酬１こ接続された第１通電電極、第
２連亀、電極、を弔する第２導電型の第２１！” Ｅ
’１’と、前記第１ ＰＥＴの第２通電電極と前記第２
ＦＥＴの第２ｉｉ１’ｌＩ電極との間１こ接続された容
量と、を含む半導体メモリセルｌこ於て、第１ ＦＥＴ
は半導体結晶基板ｌこ形Ｈ，され、第２ Ｆ Ｂ ’Ｉ
’は前記半２に体結晶基板上Ｃｃ形敢された半導体膜ζ
こ形成されることを特徴とする。
接続されたゲート電極、第１のビット線に接続された第
１通電電極、第２通電電極、を有する第１導電型の第１
ＦＢ’ｌ”、：、第２のワード線に接続さｔまたゲート
電極、第２のヒツト酬１こ接続された第１通電電極、第
２連亀、電極、を弔する第２導電型の第２１！” Ｅ
’１’と、前記第１ ＰＥＴの第２通電電極と前記第２
ＦＥＴの第２ｉｉ１’ｌＩ電極との間１こ接続された容
量と、を含む半導体メモリセルｌこ於て、第１ ＦＥＴ
は半導体結晶基板ｌこ形Ｈ，され、第２ Ｆ Ｂ ’Ｉ
’は前記半２に体結晶基板上Ｃｃ形敢された半導体膜ζ
こ形成されることを特徴とする。
（実施例：構成）
次憂こ本発明の実施例を用いて、本発明の半導体メモリ
セルの動作原理および効果を説明する。第１図は本発明
の半導体メモリセルの一実施例の構造を示したものであ
り、本図（ａ）ｉ１平面図、（ｂ） 、 （Ｃ）はそイ
１ぞれ（ａ）のＢＢ’およびＣＯ２で切り開いた場合の
断面図を示す。同図１０１に第１のワード線とＮ型チャ
ネル第１Ｍ０８ＦＥＴのゲート電極を兼ねる導電体膜、
１０２は第１ Ｍ ＯＳ Ｆ Ｅｉ’の通電電極となる
Ｎ型頭域、１０３は第１Ｍ０８ＦＥＴの通電電極と容量
（以後セル容量と呼ぶ）の一方の電極を兼ねるＮ型領域
、１０４は第２のワード線とＰ型チャネル第２Ｍ０８Ｆ
ＥＴのゲートを極を兼ねる導電体膜、１０５は第２Ｍ０
８ＦＥＴの通電電極となるＰ型領域、１０６）ば第２
Ｍ Ｏ８Ｆ ＥＴの通電電極とセリ容量の一方の′ｔｆ
Ｌ極Ｆ！−兼ねるＰ型領域、１０７はセル容量を形成す
る絶縁体膜、１０８は第１のビット線（！：なる導電体
膜、］０９は第２のビット線となる導電体膜、１１０は
Ｐ型シリコン結晶基板、１１１はＮ型領域、１１２はＮ
型チャネル第ＩＭＯ８ＰＥＴのゲート絶縁体膜、１１３
ｉｌ Ｐ型チャネル第２Ｍ０８Ｆ’ＢＴのゲート絶縁
体膜、１１４ 、１１５は１間絶縁体膜、１１６は１０
２と１０８間を接続する為のコンタクト孔、１１７は１
０５と１０９間を接続するコンタクト孔、をそれぞれ示
す。
セルの動作原理および効果を説明する。第１図は本発明
の半導体メモリセルの一実施例の構造を示したものであ
り、本図（ａ）ｉ１平面図、（ｂ） 、 （Ｃ）はそイ
１ぞれ（ａ）のＢＢ’およびＣＯ２で切り開いた場合の
断面図を示す。同図１０１に第１のワード線とＮ型チャ
ネル第１Ｍ０８ＦＥＴのゲート電極を兼ねる導電体膜、
１０２は第１ Ｍ ＯＳ Ｆ Ｅｉ’の通電電極となる
Ｎ型頭域、１０３は第１Ｍ０８ＦＥＴの通電電極と容量
（以後セル容量と呼ぶ）の一方の電極を兼ねるＮ型領域
、１０４は第２のワード線とＰ型チャネル第２Ｍ０８Ｆ
ＥＴのゲートを極を兼ねる導電体膜、１０５は第２Ｍ０
８ＦＥＴの通電電極となるＰ型領域、１０６）ば第２
Ｍ Ｏ８Ｆ ＥＴの通電電極とセリ容量の一方の′ｔｆ
Ｌ極Ｆ！−兼ねるＰ型領域、１０７はセル容量を形成す
る絶縁体膜、１０８は第１のビット線（！：なる導電体
膜、］０９は第２のビット線となる導電体膜、１１０は
Ｐ型シリコン結晶基板、１１１はＮ型領域、１１２はＮ
型チャネル第ＩＭＯ８ＰＥＴのゲート絶縁体膜、１１３
ｉｌ Ｐ型チャネル第２Ｍ０８Ｆ’ＢＴのゲート絶縁
体膜、１１４ 、１１５は１間絶縁体膜、１１６は１０
２と１０８間を接続する為のコンタクト孔、１１７は１
０５と１０９間を接続するコンタクト孔、をそれぞれ示
す。
第１図に示されるように、Ｎ型チャネル第１Ｍ０８ＦＥ
Ｔは、Ｐ型シリコン結晶基板１１０ Ｖ基板領域、該Ｐ
型シリコン結晶基板１１０ ｉこ拡散やイオン注入など
−こよって形成された２つのＮ型頒域１０２ 、１０３
を通電ｔｆＭ、として構成される。−万、Ｐ型チャネル
第２Ｍ（Ｊ８ＦＥＴは、／シコン１ｆｄｌこ形成さむた
Ｎ型領域］１１を基板領域、Ｐ型領域１０５ 、１０６
を通Ｉ！電極として構成される。以後、第１図の実施例
を用いた本発明の説明では、このシリ：Ｉ ７Ｐｊａ１
０５ 、１０６ 、１１１をレーサーアニール等の方法
によって再結晶化された多結晶シリコン膜と想定する。
Ｔは、Ｐ型シリコン結晶基板１１０ Ｖ基板領域、該Ｐ
型シリコン結晶基板１１０ ｉこ拡散やイオン注入など
−こよって形成された２つのＮ型頒域１０２ 、１０３
を通電ｔｆＭ、として構成される。−万、Ｐ型チャネル
第２Ｍ（Ｊ８ＦＥＴは、／シコン１ｆｄｌこ形成さむた
Ｎ型領域］１１を基板領域、Ｐ型領域１０５ 、１０６
を通Ｉ！電極として構成される。以後、第１図の実施例
を用いた本発明の説明では、このシリ：Ｉ ７Ｐｊａ１
０５ 、１０６ 、１１１をレーサーアニール等の方法
によって再結晶化された多結晶シリコン膜と想定する。
もちろん、第２ Ｍ ＯＳ Ｆ Ｅ ’１’が以下で記
す性質を満足すれは、ｃｔ’ｔ、■他のノリコン膜例え
ば水素プラズマアニールしたポリンリコンｐ或いは／リ
フン以外の半導体膜であっても構わない。
す性質を満足すれは、ｃｔ’ｔ、■他のノリコン膜例え
ば水素プラズマアニールしたポリンリコンｐ或いは／リ
フン以外の半導体膜であっても構わない。
（実施例、動作原ｆＭ＞
第２図は第１図の実施例の等価［ｃ！Ｉ略である。この
図を用いて本発明の半導体メモリセルの動作原理を説明
する。２０１はノリコン結晶基板齋こ形成されたＮ型チ
ャネルＭ ＯＳ Ｐ Ｅ Ｔ、２０２は再結晶化多結晶
ソリコン膜に形成されたＰ型チャネルＭＯ８ＦＥＴ、２
０３ Ｇ’！セル答量を示しておりその漬汁］Ｓとする
う、２０４ 、２０５はそれぞれ第１．Ｍ２のワード線
、２０６ 、２０７はそれぞれ第１．第２のビット線、
２０８と２０９は本案施例のメモリセルを用いた半導体
装＃ｌこおいて使用される電源のうち低い電位（値をＯ
Ｖ亡する）を与えを電源線と高い電位（債をＶＤＤ亡す
る）を与える電源線、２１Ｏ１２１１はそれぞれ節点Ｎ
ｌ 、Ｎ２に寄生する容量（値を０１，０２とする）を
示す。
図を用いて本発明の半導体メモリセルの動作原理を説明
する。２０１はノリコン結晶基板齋こ形成されたＮ型チ
ャネルＭ ＯＳ Ｐ Ｅ Ｔ、２０２は再結晶化多結晶
ソリコン膜に形成されたＰ型チャネルＭＯ８ＦＥＴ、２
０３ Ｇ’！セル答量を示しておりその漬汁］Ｓとする
う、２０４ 、２０５はそれぞれ第１．Ｍ２のワード線
、２０６ 、２０７はそれぞれ第１．第２のビット線、
２０８と２０９は本案施例のメモリセルを用いた半導体
装＃ｌこおいて使用される電源のうち低い電位（値をＯ
Ｖ亡する）を与えを電源線と高い電位（債をＶＤＤ亡す
る）を与える電源線、２１Ｏ１２１１はそれぞれ節点Ｎ
ｌ 、Ｎ２に寄生する容量（値を０１，０２とする）を
示す。
第２図のメモリセルは、第１のワード線２０４を高電位
に、第２のワード線２０５を低電位にし、両刀のＭＯ８
ＦＥＴ２（１１、２０２をオン状態をこすることにより
選択され、ビット線からのデータの書き込み読み出しが
可能になる。また第１のワード線２０４を低電位に、第
２のワード線２０５を尚電位にし、両方のＭ（Ｊ８ＦＥ
Ｔ２０１．２０２をオフ状態にするＣと憂こより、本メ
モリセルは保持状態となる。
に、第２のワード線２０５を低電位にし、両刀のＭＯ８
ＦＥＴ２（１１、２０２をオン状態をこすることにより
選択され、ビット線からのデータの書き込み読み出しが
可能になる。また第１のワード線２０４を低電位に、第
２のワード線２０５を尚電位にし、両方のＭ（Ｊ８ＦＥ
Ｔ２０１．２０２をオフ状態にするＣと憂こより、本メ
モリセルは保持状態となる。
以後、保持時−こ節点Ｎ１の電位か節点Ｎ２の電位より
も高い状態を”ド情報の保持状態と、節点Ｎ １ （０
１１１：位が節点Ｎ２の電位よりも低い状態を”０°情
報の保持状態と、対応させることとする。
も高い状態を”ド情報の保持状態と、節点Ｎ １ （０
１１１：位が節点Ｎ２の電位よりも低い状態を”０°情
報の保持状態と、対応させることとする。
また前記高い電源電位ＶＤＤ、と低い電源電位（ＪＶ。
低電位が、それぞれ次実施例のメモリセルを用い・た半
導体装置において使用される最高電源電位とｉ＆低電源
電位に等しい場合を想定する。
導体装置において使用される最高電源電位とｉ＆低電源
電位に等しい場合を想定する。
半導体Ｚ＋Ｃアルファ粒子粒子数射性粒子が入射すると
、半導体内に（ば多数の電荷が生成されると、および前
記生ｂｙ、電荷が半導体内の電極に流入すると、該電極
の電位は該ＭＬ極とその周囲の半導体との間の電位差を
減らす方向に変化すること、は良く知られている。
、半導体内に（ば多数の電荷が生成されると、および前
記生ｂｙ、電荷が半導体内の電極に流入すると、該電極
の電位は該ＭＬ極とその周囲の半導体との間の電位差を
減らす方向に変化すること、は良く知られている。
“１”情報保持状態の本半導体メモリセルの節点Ｎ１を
こアルファ粒子等の入射の影ゆがあった場合を考える。
こアルファ粒子等の入射の影ゆがあった場合を考える。
アルファ粒子等が入射する直前の節点Ｎｌ 、Ｎ２の電
位（１簡単のためそれぞれＶｌ）Ｄ。
位（１簡単のためそれぞれＶｌ）Ｄ。
Ｖ Ｄ Ｄ ／２であったと仮定する。奇生容量に１
。
。
Ｃ２が小さく、
（ＣＩ＋０２）・Ｖｌ）Ｄ／２
で与えられる電荷量が節点Ｎ１＋こ影響を及ぼすアルフ
ァ粒子等によって生成された電荷量よりも小さい場合、
節点Ｎｌ（第１図のＮ型領域１０３ｉご対応）の電位は
ＶＤＤからその周囲半導体の電位０■付近まで低下する
。このとき節点Ｎ２の電位はセル容１１２０３の容量カ
ップリンクｌこまってで表わさ右る値伺亡談でへ下’ｖ
る。この（＋Ｎは、本実施例のメモリセルを用いた半導
体装Ｐｆｊこおいて使われる最低の電源電位Ｏｖ以下で
あるが、節点Ｎ２（第１図の１０６１こ対応）は孤立し
たＰ型領域であるため、該Ｐ型領域と周囲領域との間の
ＰＮ接合逆バイアスを大きくするたけで、問題そ生じな
い。
ァ粒子等によって生成された電荷量よりも小さい場合、
節点Ｎｌ（第１図のＮ型領域１０３ｉご対応）の電位は
ＶＤＤからその周囲半導体の電位０■付近まで低下する
。このとき節点Ｎ２の電位はセル容１１２０３の容量カ
ップリンクｌこまってで表わさ右る値伺亡談でへ下’ｖ
る。この（＋Ｎは、本実施例のメモリセルを用いた半導
体装Ｐｆｊこおいて使われる最低の電源電位Ｏｖ以下で
あるが、節点Ｎ２（第１図の１０６１こ対応）は孤立し
たＰ型領域であるため、該Ｐ型領域と周囲領域との間の
ＰＮ接合逆バイアスを大きくするたけで、問題そ生じな
い。
アルファ粒子等によって半導体内１こ生ｂｊ、された電
荷（ま拡散にまって散逸する１こめ、そのｉｗｉ五、ア
ルファ粒子等の入射後ある時間か経つとほとんどすくす
ってしまう。例えばマイクロメータオーダの寸法で本実
施例のメモリセルかくり返し並べられた半導体装置では
、隣接するメモリセルのＮ領域（第１図の１０２に対応
）などに生成゛電荷が少しずつ吸収されたりして、約百
ナノ秒後にはその影響がほとんどすくする。
荷（ま拡散にまって散逸する１こめ、そのｉｗｉ五、ア
ルファ粒子等の入射後ある時間か経つとほとんどすくす
ってしまう。例えばマイクロメータオーダの寸法で本実
施例のメモリセルかくり返し並べられた半導体装置では
、隣接するメモリセルのＮ領域（第１図の１０２に対応
）などに生成゛電荷が少しずつ吸収されたりして、約百
ナノ秒後にはその影響がほとんどすくする。
このよう−こアルファ粒子等の影響がほとんどなくＭっ
た暗ＩＣ１Ｎす点Ｎ２の′Ｉ株位を、仮籾的に、再びＯ
Ｖ＋こ戻すと節点Ｎ１の′「１℃位けはばｌｓ＋ｃ：１
） （Ｃ８＋０２ ） となる。このこと（Ｊアルファ粒子等の入射によって、
セル容量２０３に貯められてい１こ′−伺量或い（は電
位差が比にしてＣ８／（Ｃ８＋０１ ）（Ｏ８＋０２）
に減ったことを意味す６゜この１［１Ｊ例えはＣＩ＝Ｑ
２ ＝ Ｏ８／１ｎ亡すれはＰ、２６Φξ１ｊる。
た暗ＩＣ１Ｎす点Ｎ２の′Ｉ株位を、仮籾的に、再びＯ
Ｖ＋こ戻すと節点Ｎ１の′「１℃位けはばｌｓ＋ｃ：１
） （Ｃ８＋０２ ） となる。このこと（Ｊアルファ粒子等の入射によって、
セル容量２０３に貯められてい１こ′−伺量或い（は電
位差が比にしてＣ８／（Ｃ８＋０１ ）（Ｏ８＋０２）
に減ったことを意味す６゜この１［１Ｊ例えはＣＩ＝Ｑ
２ ＝ Ｏ８／１ｎ亡すれはＰ、２６Φξ１ｊる。
本実施例のメモリセルの断、み出し動作は、両ＭＯ８Ｆ
ＥＴ２０１．２０２をオン状態にし１ことき生じる第１
のビット線２０６と第２のど、ト＠２ｏ７間の電位差変
化を感知して、行なう。本メモリセルが”０”、１”情
報のうちどちらを保持してい１こかの判断は、例えは読
み出し前に節点Ｎｌの電位が節点Ｎ２の電位よりも品い
か囚いかにまって生じろビット線市１位差の変化を感知
する、などの方法で行なう。そのため、上記のアルファ
粒子等の入射したメモリセルでは、節点Ｎ１と節点Ｎ２
の間の電位差が小さくなったものの、その高低関係Ｃま
変らないため、“１″情報が保持されていると判断され
る。すなわち保持されている“１”情報が破壊されずに
残ることになる。さらに上記の例では、節点Ｎｌ（！：
節点Ｎ２の間の電位差はアルファ粒子等が入射しなかっ
た場合の８０％以上も残っているため、感知動作Ｉこ要
求される性能もそれほどきびしくない。０１１０Ｓ ０
２１０Ｓの比をもっａ小さく１λるように本実施例のメ
モリセルを設計すれば、感知動作ｔこ要求される性能は
さらｌこゆるくなる、 本実施例のメモリセルでは、Ｐ型チャネル第２Ｍ（ＪＳ
ＦＥＴが再結晶化多結晶ソリコン膜ｆこ形成されている
。一般ｌここのようｒ、（ＭＯ８ＦＢＴｆ；！単結晶ノ
リコン基板上ｔこ形成されたＭＯＳＦＥＴに比べてもれ
電流が大きい。本メモリセルが上記のアルファ粒子等１
こ耐える性質をもつためには、本メモリセルを構成する
ＭＯＳＦＥＴのもれ電流によってセル容量に貯められて
いた電荷が失われるのに必要な時間が、アルファ粒子等
によって生成された電荷が散逸しほとんど影響を及ぼさ
すくするまでの時間よりも、ｆ分大きいことが必要であ
る。ところが、辿常のマイクロメークオーダの寸法をも
つ本実施例のメモリセルでは、上記のセル容量に貯ｙ）
られていた電荷が失われるのｌこ必要な時間はマイクロ
抄オーダ以上であり、問題ない。
ＥＴ２０１．２０２をオン状態にし１ことき生じる第１
のビット線２０６と第２のど、ト＠２ｏ７間の電位差変
化を感知して、行なう。本メモリセルが”０”、１”情
報のうちどちらを保持してい１こかの判断は、例えは読
み出し前に節点Ｎｌの電位が節点Ｎ２の電位よりも品い
か囚いかにまって生じろビット線市１位差の変化を感知
する、などの方法で行なう。そのため、上記のアルファ
粒子等の入射したメモリセルでは、節点Ｎ１と節点Ｎ２
の間の電位差が小さくなったものの、その高低関係Ｃま
変らないため、“１″情報が保持されていると判断され
る。すなわち保持されている“１”情報が破壊されずに
残ることになる。さらに上記の例では、節点Ｎｌ（！：
節点Ｎ２の間の電位差はアルファ粒子等が入射しなかっ
た場合の８０％以上も残っているため、感知動作Ｉこ要
求される性能もそれほどきびしくない。０１１０Ｓ ０
２１０Ｓの比をもっａ小さく１λるように本実施例のメ
モリセルを設計すれば、感知動作ｔこ要求される性能は
さらｌこゆるくなる、 本実施例のメモリセルでは、Ｐ型チャネル第２Ｍ（ＪＳ
ＦＥＴが再結晶化多結晶ソリコン膜ｆこ形成されている
。一般ｌここのようｒ、（ＭＯ８ＦＢＴｆ；！単結晶ノ
リコン基板上ｔこ形成されたＭＯＳＦＥＴに比べてもれ
電流が大きい。本メモリセルが上記のアルファ粒子等１
こ耐える性質をもつためには、本メモリセルを構成する
ＭＯＳＦＥＴのもれ電流によってセル容量に貯められて
いた電荷が失われるのに必要な時間が、アルファ粒子等
によって生成された電荷が散逸しほとんど影響を及ぼさ
すくするまでの時間よりも、ｆ分大きいことが必要であ
る。ところが、辿常のマイクロメークオーダの寸法をも
つ本実施例のメモリセルでは、上記のセル容量に貯ｙ）
られていた電荷が失われるのｌこ必要な時間はマイクロ
抄オーダ以上であり、問題ない。
以上、本実施例のメモリセルの動作原理をル９明するの
に、本メモリセルが“ド情報保持状態のとき節点ＮＵこ
アルファ粒子等の影響が生じた場合を例にｄっ１こが、
これ（ゴ他の場合、”０”情報保持状態や節点Ｎ２にア
ルファ粒子等の影響が及んだときも同様である。ぎ０点
Ｎ２にアルファ粒子等の影響が及ぶ場合、節点Ｎ２は薄
いンリフン膜にあるため、ソリコン基板にある頁屹つ、
Ｎｌｉこアルファ粒子寺の影響が及ぶ場合よりも、その
影・赫のｌｌｊ度が小さい。
に、本メモリセルが“ド情報保持状態のとき節点ＮＵこ
アルファ粒子等の影響が生じた場合を例にｄっ１こが、
これ（ゴ他の場合、”０”情報保持状態や節点Ｎ２にア
ルファ粒子等の影響が及んだときも同様である。ぎ０点
Ｎ２にアルファ粒子等の影響が及ぶ場合、節点Ｎ２は薄
いンリフン膜にあるため、ソリコン基板にある頁屹つ、
Ｎｌｉこアルファ粒子寺の影響が及ぶ場合よりも、その
影・赫のｌｌｊ度が小さい。
また以上の実施例ｄこおいてはｎチャネルＭＵＳＦＥＴ
を基板上に、ｐチャネルＭ ＯＳ Ｉ” ｈ２ Ｔを半
導体膜上に形成したが、この逆で５よいことはもちろん
である。またへ１０８に限らす一般のＭＩＳＦ Ｅ Ｔ
等を用いてもよい。
を基板上に、ｐチャネルＭ ＯＳ Ｉ” ｈ２ Ｔを半
導体膜上に形成したが、この逆で５よいことはもちろん
である。またへ１０８に限らす一般のＭＩＳＦ Ｅ Ｔ
等を用いてもよい。
（発明の効果）
以上説明したようｆこ本発明のメモリセルはアルファ粒
子等の放射性粒子が人身１しても、保もγしている情報
が破壊されない、 一般に、Ｆ、Ｎ両チャネルのＭＩＳＦＥＴを同一ソリコ
ン結晶基板上に形Ｊｌｌｋすると、両ＭＩＳＦＥＴ間の
絶縁のため、両ＭＩ ５ＦＥＴ間かくを大きくする必要
がある。そのため、Ｐ、Ｎ両チャンネルのＭ Ｉ Ｓ
ト’ Ｅ Ｔを集積したテバイスの寸法は大きくなる傾
向がある、ところが本発明のメモリセルでは一万のＭＩ
５ＦＥＴをソリコン結晶基板から絶縁され１こシリコ
ン膜土１こ形成されるため、Ｐ、ＮチャンネルのＭＩＳ
ＦＥＴをいくらで５近づけることかでさ、高集積化にと
って極めて好ましい。
子等の放射性粒子が人身１しても、保もγしている情報
が破壊されない、 一般に、Ｆ、Ｎ両チャネルのＭＩＳＦＥＴを同一ソリコ
ン結晶基板上に形Ｊｌｌｋすると、両ＭＩＳＦＥＴ間の
絶縁のため、両ＭＩ ５ＦＥＴ間かくを大きくする必要
がある。そのため、Ｐ、Ｎ両チャンネルのＭ Ｉ Ｓ
ト’ Ｅ Ｔを集積したテバイスの寸法は大きくなる傾
向がある、ところが本発明のメモリセルでは一万のＭＩ
５ＦＥＴをソリコン結晶基板から絶縁され１こシリコ
ン膜土１こ形成されるため、Ｐ、ＮチャンネルのＭＩＳ
ＦＥＴをいくらで５近づけることかでさ、高集積化にと
って極めて好ましい。
第１図は本発明の半導体メモリセルの構造の一例を示す
図で、（ａ）は平面図、（ｂＪ 、 （ＣＪはそれぞれ
（ａ）のＨＢ’ 、００’で切り開いた場合の＃Ｔ面図
である。第２回目第１図の実施ｆ１１の等価１ｒ３１路
の図である。 ＋０１・・・・・・導電体Ｎ１ξ 】０２・・・・・・
Ｎ州領域、１０３ °゛・・・Ｎ型領域、 ］Ｕ４・・
・・・導電体腔、１０５・・・・・・Ｐ型領域、１０６
・・・・・Ｐ型舶域、］０７・・・・絶縁体膜、１０８
・・・・・・＄隼、体験、１０９・・・・・・導電体膜
、１１Ｏ・・・ＰＺｔｌｌ／ｌｌコン結晶基板、１］１
・・・・・・Ｎ型領域（１０５、１０６、１１１ｉばシ
リコン膜ｔこ形成さねてい６）、 １１２・・・・Ｎ型チャネルｌＭＯＳ Ｆ Ｅ Ｔのケ
ート絶縁体験、１１３・＝−Ｐｉ（リナ−不ルＭすＳＦ
Ｅｉ’ （１）メｒ−１−絶縁体膜、２０１−＝ １
０１ 、１０２．１０３ 、１１２で構成すれ６Ｎ型チ
ヤネルへ４ （Ｊ ８ Ｐ Ｅ ’Ｉ’、２０２・・・
・・１０４ 、１０５ 、１０６ 、 Ｉｌｌで構成さ
れるＰ型チャネルＭＯ８ＦＥＴ。 ２０３・・・・・１０３．１０６．１０７で構成される
セル容量、２０４・・・・・・１０１で構成される第１
のワード線、２ｔＪ５・・・・・・１０４で構成される
第２のワード線、２０６・・・・・１０８で構成さイす
る第１のヒツト線、２０７・・・・・・１０９で構成さ
れる第２のヒツト線。 第１図 オ ２ 図
図で、（ａ）は平面図、（ｂＪ 、 （ＣＪはそれぞれ
（ａ）のＨＢ’ 、００’で切り開いた場合の＃Ｔ面図
である。第２回目第１図の実施ｆ１１の等価１ｒ３１路
の図である。 ＋０１・・・・・・導電体Ｎ１ξ 】０２・・・・・・
Ｎ州領域、１０３ °゛・・・Ｎ型領域、 ］Ｕ４・・
・・・導電体腔、１０５・・・・・・Ｐ型領域、１０６
・・・・・Ｐ型舶域、］０７・・・・絶縁体膜、１０８
・・・・・・＄隼、体験、１０９・・・・・・導電体膜
、１１Ｏ・・・ＰＺｔｌｌ／ｌｌコン結晶基板、１］１
・・・・・・Ｎ型領域（１０５、１０６、１１１ｉばシ
リコン膜ｔこ形成さねてい６）、 １１２・・・・Ｎ型チャネルｌＭＯＳ Ｆ Ｅ Ｔのケ
ート絶縁体験、１１３・＝−Ｐｉ（リナ−不ルＭすＳＦ
Ｅｉ’ （１）メｒ−１−絶縁体膜、２０１−＝ １
０１ 、１０２．１０３ 、１１２で構成すれ６Ｎ型チ
ヤネルへ４ （Ｊ ８ Ｐ Ｅ ’Ｉ’、２０２・・・
・・１０４ 、１０５ 、１０６ 、 Ｉｌｌで構成さ
れるＰ型チャネルＭＯ８ＦＥＴ。 ２０３・・・・・１０３．１０６．１０７で構成される
セル容量、２０４・・・・・・１０１で構成される第１
のワード線、２ｔＪ５・・・・・・１０４で構成される
第２のワード線、２０６・・・・・１０８で構成さイす
る第１のヒツト線、２０７・・・・・・１０９で構成さ
れる第２のヒツト線。 第１図 オ ２ 図
Claims (1)
- 第１のワード線ζこ接続されたゲート電極、第１のビッ
ト線に接続された第１通電電極、第２通電電極、を有す
る第１導電型の第１ ＦＥＴと、第２のワード線に接続
されたゲート電極、第２のビット線に接続された第１通
電電極、第２通電電極、を有する第２導電型の第２ＦＥ
Ｔと、前記第１ＦＥＴの第２通電電極と前記第２ＦＥＴ
の第２通電電極との間に接続された容量と、を含む半導
体メモリセルに於て、第１ＦＥＴは半導体結晶基板憂こ
形成され、第２ＦＥＴは前記半導体結晶基板上に形成さ
れた半導体族に形成されることを特徴とする半導体メモ
リセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102882A JPS60246671A (ja) | 1984-05-22 | 1984-05-22 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102882A JPS60246671A (ja) | 1984-05-22 | 1984-05-22 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60246671A true JPS60246671A (ja) | 1985-12-06 |
Family
ID=14339236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102882A Pending JPS60246671A (ja) | 1984-05-22 | 1984-05-22 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246671A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4771323A (en) * | 1986-07-14 | 1988-09-13 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| JPH03259565A (ja) * | 1989-06-30 | 1991-11-19 | Texas Instr Inc <Ti> | Ｓｒａｍ |
| US5219779A (en) * | 1989-05-11 | 1993-06-15 | Sharp Kabushiki Kaisha | Memory cell for dynamic random access memory |
| US5293563A (en) * | 1988-12-29 | 1994-03-08 | Sharp Kabushiki Kaisha | Multi-level memory cell with increased read-out margin |
| US5299155A (en) * | 1991-03-01 | 1994-03-29 | Sharp Kabushiki Kaisha | Dynamic random access memory device with capacitor between vertically aligned FETs |
-
1984
- 1984-05-22 JP JP59102882A patent/JPS60246671A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4771323A (en) * | 1986-07-14 | 1988-09-13 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| US5293563A (en) * | 1988-12-29 | 1994-03-08 | Sharp Kabushiki Kaisha | Multi-level memory cell with increased read-out margin |
| US5219779A (en) * | 1989-05-11 | 1993-06-15 | Sharp Kabushiki Kaisha | Memory cell for dynamic random access memory |
| JPH03259565A (ja) * | 1989-06-30 | 1991-11-19 | Texas Instr Inc <Ti> | Ｓｒａｍ |
| US5299155A (en) * | 1991-03-01 | 1994-03-29 | Sharp Kabushiki Kaisha | Dynamic random access memory device with capacitor between vertically aligned FETs |
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