JPH03116876A - アモルファスシリコン薄膜トランジスタの製造工程及びアモルファス半導体薄膜電界効果型トランジスタ - Google Patents
アモルファスシリコン薄膜トランジスタの製造工程及びアモルファス半導体薄膜電界効果型トランジスタInfo
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- JPH03116876A JPH03116876A JP2206670A JP20667090A JPH03116876A JP H03116876 A JPH03116876 A JP H03116876A JP 2206670 A JP2206670 A JP 2206670A JP 20667090 A JP20667090 A JP 20667090A JP H03116876 A JPH03116876 A JP H03116876A
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- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
- H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
Landscapes
- Thin Film Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＭＥＳ−ＴＦＴ及びＭＩＳ−ＴＦＴの両方の利
点を有する薄膜トランジスタの構造及び製造工程に関す
る。
点を有する薄膜トランジスタの構造及び製造工程に関す
る。
［従来の技術］
薄膜トランジスタ（ＴＰＴ）、とりわけスタッガ型アモ
ルファスシリコン（ａ−Ｓｉ）薄膜トランジスタ、を製
造する公知のさまざまな技術において、トランジスタゲ
ートすなわちグリッドがそのソース及びドレーンにより
重畳されることは避けられない。第１図に示すように、
グリッド長（１ａ）はチャネル長（Ｌａ）と、ソース／
グリッドオーバラップ（１ｓ）と、ドレーン／グリッド
オーバラップ（ｌｄ）の和に等しい。グリッド長及びオ
ーバラップが大きいと浮遊容量が生じ、それにより薄膜
トランジスタの応答時間が長くなる。従って、ａ−Ｓｉ
論理集積回路の動作周波数が制約される。さらに、浮遊
容量と負荷容量との間の電界再分布により、グリッド上
の信号が負荷に結合されることがある。この効果により
これらの要素を液晶デイスプレィデバイスに使用した場
合に許容できない直流電圧ケベルとなることがあり、ま
たこれらの要素を論理集積回路に使用した場合に電圧シ
フトを生じることがある。電荷再分布効果を低減するた
めに、論理集積回路（負荷）の液晶セルに並列に蓄積コ
ンデンサが接続されている。しかしながら、並列蓄積コ
ンデンサはトランジスタの動作速度を低減させ、液晶デ
イスプレィ内の走査線数を制約することがある。
ルファスシリコン（ａ−Ｓｉ）薄膜トランジスタ、を製
造する公知のさまざまな技術において、トランジスタゲ
ートすなわちグリッドがそのソース及びドレーンにより
重畳されることは避けられない。第１図に示すように、
グリッド長（１ａ）はチャネル長（Ｌａ）と、ソース／
グリッドオーバラップ（１ｓ）と、ドレーン／グリッド
オーバラップ（ｌｄ）の和に等しい。グリッド長及びオ
ーバラップが大きいと浮遊容量が生じ、それにより薄膜
トランジスタの応答時間が長くなる。従って、ａ−Ｓｉ
論理集積回路の動作周波数が制約される。さらに、浮遊
容量と負荷容量との間の電界再分布により、グリッド上
の信号が負荷に結合されることがある。この効果により
これらの要素を液晶デイスプレィデバイスに使用した場
合に許容できない直流電圧ケベルとなることがあり、ま
たこれらの要素を論理集積回路に使用した場合に電圧シ
フトを生じることがある。電荷再分布効果を低減するた
めに、論理集積回路（負荷）の液晶セルに並列に蓄積コ
ンデンサが接続されている。しかしながら、並列蓄積コ
ンデンサはトランジスタの動作速度を低減させ、液晶デ
イスプレィ内の走査線数を制約することがある。
近年、トランジスタグリッドをドレーン及びソースと一
致させてオーバラップ容量をほぼ完全に無くすことがで
きる金属絶縁体電界効果型トランジスタ（ＭＩＳＦＥＴ
）用の新しい薄膜トランジスタ製造工程が沢山提案され
ている。このような工程はＩ ＥＥＥ電子デバイスレタ
ー、第ＥＤＬ３巻、第７号（１９８２年７月）のテ仁小
玉等の論文“アモルファスシリコン薄膜トランジスタの
セルフアライメント工程”及びチェネバスーポール等の
米国特許第４．５８７．７２０号（１９８６年、５月１
３日）″セルフアライメント薄膜トランジスタの製造工
程１に記載されている。これらの製造技術はソース及び
ドレーン領域を形成するためのホトレジストリフトオフ
工程を使用している。リフトオフ工程を使用してａ−Ｓ
ｉ薄膜トランジスタを製造する場合、ホトレジスト上に
ｎ＋ａ−Ｓｉ層が堆積される。ｎ＋ａ−Ｓｉ層の堆積温
度は２００℃よりも高く、従って高温ホトレジストを使
用しなければならない。
致させてオーバラップ容量をほぼ完全に無くすことがで
きる金属絶縁体電界効果型トランジスタ（ＭＩＳＦＥＴ
）用の新しい薄膜トランジスタ製造工程が沢山提案され
ている。このような工程はＩ ＥＥＥ電子デバイスレタ
ー、第ＥＤＬ３巻、第７号（１９８２年７月）のテ仁小
玉等の論文“アモルファスシリコン薄膜トランジスタの
セルフアライメント工程”及びチェネバスーポール等の
米国特許第４．５８７．７２０号（１９８６年、５月１
３日）″セルフアライメント薄膜トランジスタの製造工
程１に記載されている。これらの製造技術はソース及び
ドレーン領域を形成するためのホトレジストリフトオフ
工程を使用している。リフトオフ工程を使用してａ−Ｓ
ｉ薄膜トランジスタを製造する場合、ホトレジスト上に
ｎ＋ａ−Ｓｉ層が堆積される。ｎ＋ａ−Ｓｉ層の堆積温
度は２００℃よりも高く、従って高温ホトレジストを使
用しなければならない。
ａ−Ｓｉ金属半導体電界効果型トランジスタ（ＭＥＳＦ
ＥＴ）も製造された。ＭＥ Ｓ Ｆ ＥＴのグリッドと
ソース（もしくはドレーン）間にはスペースがある。従
って、浮遊容量は完全に無くすことができる。このよう
なデバイスは日本応用物理ジャーナル、第２４巻、第８
号（１９８５年、８月）第Ｌ６３２〜Ｌ６３４頁のケイ
、開本等の論文“ドープトａ−Ｓｉ膜上に製造されたＭ
ＥＳ−ＦＥＴ”に記載されている。しかしながら、アク
ティブ層の厚さは重要である。アクティブ層が厚すぎる
と、ＦＥＴはスイッチオフすることができない。アクテ
ィブ層が薄すぎると、ＦＥＴのオン電流及び相互コンダ
クタンスは著しく劣化する。
ＥＴ）も製造された。ＭＥ Ｓ Ｆ ＥＴのグリッドと
ソース（もしくはドレーン）間にはスペースがある。従
って、浮遊容量は完全に無くすことができる。このよう
なデバイスは日本応用物理ジャーナル、第２４巻、第８
号（１９８５年、８月）第Ｌ６３２〜Ｌ６３４頁のケイ
、開本等の論文“ドープトａ−Ｓｉ膜上に製造されたＭ
ＥＳ−ＦＥＴ”に記載されている。しかしながら、アク
ティブ層の厚さは重要である。アクティブ層が厚すぎる
と、ＦＥＴはスイッチオフすることができない。アクテ
ィブ層が薄すぎると、ＦＥＴのオン電流及び相互コンダ
クタンスは著しく劣化する。
さらに、ａ−Ｓｉシヨツトキーゲートダイオードの漏洩
電流が高く破壊電圧が低いため、デバイスは高いゲート
電流及び低い動作ゲート電圧を示し、トランジスタは高
いオフ電流を示すようになる。
電流が高く破壊電圧が低いため、デバイスは高いゲート
電流及び低い動作ゲート電圧を示し、トランジスタは高
いオフ電流を示すようになる。
本発明の目的はＭＥＳ−ＴＦＴ及びＭＩＳ−ＴＦＦの両
方の利点を有する薄膜トランジスタの構造及び製造工程
である。デバイスはアクティブ半導体層の底面上に蓄積
ゲートを有し、アクティブ半導体層の頂面上にディプレ
ッションゲートを有している。ディプレッションゲート
のゲート長は蓄積ゲートのゲート長よりも小さい。薄膜
トランジスタのレイアウトを第２図に示す。
方の利点を有する薄膜トランジスタの構造及び製造工程
である。デバイスはアクティブ半導体層の底面上に蓄積
ゲートを有し、アクティブ半導体層の頂面上にディプレ
ッションゲートを有している。ディプレッションゲート
のゲート長は蓄積ゲートのゲート長よりも小さい。薄膜
トランジスタのレイアウトを第２図に示す。
蓄積及びデイプレッジジンゲートを有する薄膜トランジ
スタの製造工程は次のステップを含んでいる。
スタの製造工程は次のステップを含んでいる。
（りガラス基板上に蓄積ゲート電極を製造する（第３図
）、 （ｂ）基板及び電極上に絶縁層（底部絶縁体）を堆積さ
せる（第４図）、 （Ｃ）絶縁層上に水素化アモルファスシリコン盾を堆積
させる（第４図）、 （ｄ）アモルファスシリコン層上に絶縁層（頂部絶縁体
）を堆積させる（第４図）、 （ｅ）ホトレジスト層を堆積させ現像してソース及びド
レーン領域を画定する（第４図）、（ｆ）ａ−Ｓｉ層が
裸になるまで頂部絶縁層をエツチングする（第５図）、 （ｇ）残りのフォトレジストを除去する（第６図）、 （ｈ）トランジスタのオーミックコンタクト層としてｎ
＋１−ｓｉ膜を堆積させる（第７図）、（ｉ）ｎ＋ａ−
Ｓｉ層上にホトレジスト層を堆積させ現像する（第７図
）、 （ｊ） ソース−ドレーン領域とＴＰＴ領域を越える
底部絶縁体６との間の頂部絶縁体１０が裸となるまでｎ
＋ａ−Ｓｉ：８層及びアンド−ブトａ−Ｓｉ：８層をエ
ツチングする（第８図）、（ｋ）残りのフォトレジスト
を除去する（第９図）、 （１）累積ゲートのコンタクトホール用ホトレジスト層
を堆積させ現像する（第２図及び第１０図参照）、 （ｏ＋）蓄積ゲートのコンタクト領域が裸となるまで底
部絶縁体をエツチングする（第１０図）、（ｎ）残りの
ホトレジストを除去する（第１１図）、 （０）ウェハ全体に金Ｎ１１５Ｉを堆積させる（第１２
図）、 （ｐ） ソース−ドレーンコンタクト、ディプレッシ
ョンゲート電極、及び蓄積ゲート電極用ホトレジスト層
を堆積させ現像する（第２図及び第１３図）、 （ｑ）金Ｎ［をエツチングしてディプレッションゲート
電極、蓄積ゲート電極及びソース−ドレーン電極を形成
する（第１４図）、 （「）残りのフォトレジストを除去する（第１５図）。
）、 （ｂ）基板及び電極上に絶縁層（底部絶縁体）を堆積さ
せる（第４図）、 （Ｃ）絶縁層上に水素化アモルファスシリコン盾を堆積
させる（第４図）、 （ｄ）アモルファスシリコン層上に絶縁層（頂部絶縁体
）を堆積させる（第４図）、 （ｅ）ホトレジスト層を堆積させ現像してソース及びド
レーン領域を画定する（第４図）、（ｆ）ａ−Ｓｉ層が
裸になるまで頂部絶縁層をエツチングする（第５図）、 （ｇ）残りのフォトレジストを除去する（第６図）、 （ｈ）トランジスタのオーミックコンタクト層としてｎ
＋１−ｓｉ膜を堆積させる（第７図）、（ｉ）ｎ＋ａ−
Ｓｉ層上にホトレジスト層を堆積させ現像する（第７図
）、 （ｊ） ソース−ドレーン領域とＴＰＴ領域を越える
底部絶縁体６との間の頂部絶縁体１０が裸となるまでｎ
＋ａ−Ｓｉ：８層及びアンド−ブトａ−Ｓｉ：８層をエ
ツチングする（第８図）、（ｋ）残りのフォトレジスト
を除去する（第９図）、 （１）累積ゲートのコンタクトホール用ホトレジスト層
を堆積させ現像する（第２図及び第１０図参照）、 （ｏ＋）蓄積ゲートのコンタクト領域が裸となるまで底
部絶縁体をエツチングする（第１０図）、（ｎ）残りの
ホトレジストを除去する（第１１図）、 （０）ウェハ全体に金Ｎ１１５Ｉを堆積させる（第１２
図）、 （ｐ） ソース−ドレーンコンタクト、ディプレッシ
ョンゲート電極、及び蓄積ゲート電極用ホトレジスト層
を堆積させ現像する（第２図及び第１３図）、 （ｑ）金Ｎ［をエツチングしてディプレッションゲート
電極、蓄積ゲート電極及びソース−ドレーン電極を形成
する（第１４図）、 （「）残りのフォトレジストを除去する（第１５図）。
ディプレッションゲート電極及びソース−ドレーンコン
タクト電極及び蓄積ゲート電極は同時に製造され、従来
のＴＰＴ製造に関する付加工程ステップは無い。
タクト電極及び蓄積ゲート電極は同時に製造され、従来
のＴＰＴ製造に関する付加工程ステップは無い。
動作上、ソース電極に対して蓄積ゲートは正にバイアス
されディプレッションゲートは負にバイアスされる。蓄
積ゲートがバイアスされてディプレッションゲートが浮
動すなわちゼロバイアスされていると、電子はアクティ
ブ層（すなわち、アンド−ブト層）内に蓄積され、ＴＰ
Ｔはオン状態となる。蓄積ゲート及びディプレッション
ゲ−１・が同時にバイアスされると、ディプレッション
ゲートの下の蓄積された電子はデイプリートされ、ＦＴ
Ｐのドレーン電流が減少する。ディプレッションゲート
のバイアスがさらに増大すると、ディプレッションゲー
トの下のアンド−ブト層はディ−プディプレッション状
態となり、ＴＰＴはオフ状態となる。オフ状態ではディ
ープデイプレッション領域内に導電性電子は無く、従っ
て本発明のＴＰＴのオフ電流は（アンド−ブト層のシー
ト抵抗により制御される）従来のａ−Ｓｉ ＴＦＴの
オフ電流よりも遥かに小さくなる。さらに、（頂部ゲー
トと底部ゲート間の電圧差と共に増大する）垂直電界は
（ドレーン対ソース電圧と共に増大する）水平電界より
も遥かに大きく、従ってディプレッションゲートとドレ
ーン領域間のクリアランスによりデバイスの電流−電圧
特性が変化することはない、すなわちクリアランスは本
発明のＴＰＴの閾値電圧に影響を及ぼすことがない。
されディプレッションゲートは負にバイアスされる。蓄
積ゲートがバイアスされてディプレッションゲートが浮
動すなわちゼロバイアスされていると、電子はアクティ
ブ層（すなわち、アンド−ブト層）内に蓄積され、ＴＰ
Ｔはオン状態となる。蓄積ゲート及びディプレッション
ゲ−１・が同時にバイアスされると、ディプレッション
ゲートの下の蓄積された電子はデイプリートされ、ＦＴ
Ｐのドレーン電流が減少する。ディプレッションゲート
のバイアスがさらに増大すると、ディプレッションゲー
トの下のアンド−ブト層はディ−プディプレッション状
態となり、ＴＰＴはオフ状態となる。オフ状態ではディ
ープデイプレッション領域内に導電性電子は無く、従っ
て本発明のＴＰＴのオフ電流は（アンド−ブト層のシー
ト抵抗により制御される）従来のａ−Ｓｉ ＴＦＴの
オフ電流よりも遥かに小さくなる。さらに、（頂部ゲー
トと底部ゲート間の電圧差と共に増大する）垂直電界は
（ドレーン対ソース電圧と共に増大する）水平電界より
も遥かに大きく、従ってディプレッションゲートとドレ
ーン領域間のクリアランスによりデバイスの電流−電圧
特性が変化することはない、すなわちクリアランスは本
発明のＴＰＴの閾値電圧に影響を及ぼすことがない。
第１６図は次のバイア状態の元における本発明の伝達特
性を示す。（１） ドレーン電圧＝５Ｖ〜９ Ｖ ；
（２） ソース電圧＝ＯＶ；（３）蓄積ゲートは一５
Ｖから２００■ヘパアイスされる；（４）ディプレッシ
ョンゲートは浮動している、すなわち従来の薄膜トラン
ジスタの場合のようにバイアスされる。“オフ電流”は
ＩＰＡよりも大きい。第１７図に５ｖのドレーン電圧の
元における本発明の伝達特性を示す。本図における各曲
線はそれぞれ、５Ｖ、ＩＯＶ、１５Ｖ、２０Ｖ、２５Ｖ
の蓄積ゲートバイアスに対応しており、ディプレッショ
ンゲートは１０ｖから一３０Ｖヘバイアスされている。
性を示す。（１） ドレーン電圧＝５Ｖ〜９ Ｖ ；
（２） ソース電圧＝ＯＶ；（３）蓄積ゲートは一５
Ｖから２００■ヘパアイスされる；（４）ディプレッシ
ョンゲートは浮動している、すなわち従来の薄膜トラン
ジスタの場合のようにバイアスされる。“オフ電流”は
ＩＰＡよりも大きい。第１７図に５ｖのドレーン電圧の
元における本発明の伝達特性を示す。本図における各曲
線はそれぞれ、５Ｖ、ＩＯＶ、１５Ｖ、２０Ｖ、２５Ｖ
の蓄積ゲートバイアスに対応しており、ディプレッショ
ンゲートは１０ｖから一３０Ｖヘバイアスされている。
“オン電流”は従来のＴＰＴと同じであるが、“オフ電
流”は０．１１’Ａへ低減することができ、それは従来
のバイアス状態の元での従来のアモルファスシリコン薄
膜トランジスタのオフ電流よりも１指手さい。
流”は０．１１’Ａへ低減することができ、それは従来
のバイアス状態の元での従来のアモルファスシリコン薄
膜トランジスタのオフ電流よりも１指手さい。
２５Ｖの蓄積ゲートバイアスの元におけるｌ。
対ｖｄ特性を第１８図に示す。バイアス条件を除けばＩ
−Ｖ特性は従来のＴＰＴの特性に非常に類似している。
−Ｖ特性は従来のＴＰＴの特性に非常に類似している。
デバイスの性能は第１６図〜第１８図に示す性能レベル
よりも向上できることが期待される。
よりも向上できることが期待される。
［実施例］
第３図に示すように、本発明を構成する工程の最初のス
テップは従来のホトリソグラフィ （マスキング及びエ
ツチング）を使用してガラス基板２上に蓄積ゲート４を
作成することからなっている。
テップは従来のホトリソグラフィ （マスキング及びエ
ツチング）を使用してガラス基板２上に蓄積ゲート４を
作成することからなっている。
例えば、２，０００人厚０蓄積ゲート４が好ましくしク
ロムにより形成される。
ロムにより形成される。
次に、第４図に示すように、底部絶縁層６、アンド−ブ
トアモルファスシリコン層８、及び頂部絶縁層１０を１
ポンプダウン周期内に連続的に成長させる。絶縁層６．
１０及びアンド−ブトアモルファスシリコン層８は共に
プラズマ強化化学蒸着（ＰＥＣＶＤ）により形成され、
２，０００人厚０蓄れ′ている。アンド−ブト層８は１
．０００人厚０蓄る。次に、第４図に示すように、絶縁
層１０上にホトレジスト層１１が堆積されホトリソグラ
フィックに現像される。絶縁層１０をエツチングしてホ
トレジスト層１１の下層部以外は全て除去し、第５図に
示すように、ソース及びドレーンのコンタクト領域を開
口する。次に、第６図に示すように、ホトレジスト層１
１を除去する。次に、笹７図に示すように、５，０００
人厚０蓄ンドープアモルファスシリコン層１２をソース
及びドレーンのコンタクト層として堆積させる。第７図
に示すように、ホトレジスト層１３がアモルファスシリ
コン層１２の頂部にホトリソグラフィックに堆積され現
像される。次に、第８図に示すように、アモルファスシ
リコン層１２をエツチングしてホトレジスト層１３の下
層部以外を全部除去する。第９図に示すように、ホトレ
ジスト層１３が除去される。次に、ウェハ１０全体にホ
トレジスト層１４が堆積されて現像される。次に、第１
０図に示すように、底部絶縁層６をエツチングしてホト
レジスト層１４によ−り保護される部分以外は全部除去
し、蓄積ゲート４への開口（すなわち、コンタクトホー
ル１５）を形成する。次に、第１１図に示すように、ホ
トレジスト１４を除去する。
トアモルファスシリコン層８、及び頂部絶縁層１０を１
ポンプダウン周期内に連続的に成長させる。絶縁層６．
１０及びアンド−ブトアモルファスシリコン層８は共に
プラズマ強化化学蒸着（ＰＥＣＶＤ）により形成され、
２，０００人厚０蓄れ′ている。アンド−ブト層８は１
．０００人厚０蓄る。次に、第４図に示すように、絶縁
層１０上にホトレジスト層１１が堆積されホトリソグラ
フィックに現像される。絶縁層１０をエツチングしてホ
トレジスト層１１の下層部以外は全て除去し、第５図に
示すように、ソース及びドレーンのコンタクト領域を開
口する。次に、第６図に示すように、ホトレジスト層１
１を除去する。次に、笹７図に示すように、５，０００
人厚０蓄ンドープアモルファスシリコン層１２をソース
及びドレーンのコンタクト層として堆積させる。第７図
に示すように、ホトレジスト層１３がアモルファスシリ
コン層１２の頂部にホトリソグラフィックに堆積され現
像される。次に、第８図に示すように、アモルファスシ
リコン層１２をエツチングしてホトレジスト層１３の下
層部以外を全部除去する。第９図に示すように、ホトレ
ジスト層１３が除去される。次に、ウェハ１０全体にホ
トレジスト層１４が堆積されて現像される。次に、第１
０図に示すように、底部絶縁層６をエツチングしてホト
レジスト層１４によ−り保護される部分以外は全部除去
し、蓄積ゲート４への開口（すなわち、コンタクトホー
ル１５）を形成する。次に、第１１図に示すように、ホ
トレジスト１４を除去する。
次に、第１２図に示すように、スパッタリングによりウ
ェハ全体に金属膜１６を堆積させる。次に、第１３図に
示すように、金属膜１６上にホトレジスト層１８を堆積
させて現像する。次に、第１４図に示すように、金属膜
」６をエツチングしてホトレジスト層１８の下層部以外
は全て除去し、ソース／ドレーン金属化と、蓄積ゲート
電極とディ４ プレッションゲート電極との相互接続を形成する。
ェハ全体に金属膜１６を堆積させる。次に、第１３図に
示すように、金属膜１６上にホトレジスト層１８を堆積
させて現像する。次に、第１４図に示すように、金属膜
」６をエツチングしてホトレジスト層１８の下層部以外
は全て除去し、ソース／ドレーン金属化と、蓄積ゲート
電極とディ４ プレッションゲート電極との相互接続を形成する。
最後に、第１５図に示すように、ホトレジスト層】８を
除去してデバイスを完成する。
除去してデバイスを完成する。
実施例について本発明の詳細な説明してきたが、本発明
の真の精神及び範囲を逸脱することなく変更や修正を行
うことができることをお判り願いたい。
の真の精神及び範囲を逸脱することなく変更や修正を行
うことができることをお判り願いたい。
第１図は蓄積ゲート１ａのグリッド長が蓄積チャネル長
Ｌａ、ソース／グリッドオーバラップＩｓ、及びドレー
ン／グリッドオーバラップｌｄ。 の和に等しく、ディプレッションゲートのチャネル長よ
りも遥かに大きいことを示す、本発明を実施したデバイ
スの断面図、第２図は蓄積ゲートに対してコンタクトホ
ールが開口されている、ディプレッションゲー）ＴＰＴ
のレイアウト（すなわち、平面図）、第３図〜第１５図
は本発明を実施したデバイスの連続製造ステップを年代
順に示し且つ連続製造段階におけるデバイスの断面図、
第１６図は従来の動作モード、すなわち、ディプレッシ
ョンゲートが常に浮動している場合のＴＰＴの伝達関数
グラフを示す図、第１．７図は本発明に従ったバイアス
条件の元におけるＴＰＴの伝達関数を示す図、第１８図
は本発明に従ったバイアス条件の元におけるＴＦＴのＩ
対Ｖ、特性を示すグラフの図面である。 参照符号の説明 ２・・・ガラス基板 ４・・・蓄積ゲート ６・・・底部絶縁層 ８・・・アンド−ブトアモルファスシリコン層１０・・
・頂部絶縁層 １１．１３．１４．１８・・・ホトレジスト層１２・・
・リンドープトアモルファスシリコン層１６・・・金属
膜
Ｌａ、ソース／グリッドオーバラップＩｓ、及びドレー
ン／グリッドオーバラップｌｄ。 の和に等しく、ディプレッションゲートのチャネル長よ
りも遥かに大きいことを示す、本発明を実施したデバイ
スの断面図、第２図は蓄積ゲートに対してコンタクトホ
ールが開口されている、ディプレッションゲー）ＴＰＴ
のレイアウト（すなわち、平面図）、第３図〜第１５図
は本発明を実施したデバイスの連続製造ステップを年代
順に示し且つ連続製造段階におけるデバイスの断面図、
第１６図は従来の動作モード、すなわち、ディプレッシ
ョンゲートが常に浮動している場合のＴＰＴの伝達関数
グラフを示す図、第１．７図は本発明に従ったバイアス
条件の元におけるＴＰＴの伝達関数を示す図、第１８図
は本発明に従ったバイアス条件の元におけるＴＦＴのＩ
対Ｖ、特性を示すグラフの図面である。 参照符号の説明 ２・・・ガラス基板 ４・・・蓄積ゲート ６・・・底部絶縁層 ８・・・アンド−ブトアモルファスシリコン層１０・・
・頂部絶縁層 １１．１３．１４．１８・・・ホトレジスト層１２・・
・リンドープトアモルファスシリコン層１６・・・金属
膜
Claims (13)
- （１）アモルファスシリコン薄膜トランジスタの製造工
程において、該工程は次のステップ、すなわち、 （ａ）基板上に蓄積ゲートを形成し、 （ｂ）基板及び蓄積ゲート上に底部絶縁層を堆積させ、 （ｃ）底部絶縁層上に水素化アモルファスシリコン（ａ
−Ｓｉ）チャネル層を堆積させ、 （ｄ）アモルファスシリコンチャネル層上に頂部絶縁層
を堆積させ、 （ｅ）前記頂部絶縁層を部分的に除去して前記チャネル
層の別々のソース及びドレーン領域を露光し、 （ｆ）トランジスタのオーミックコンタクト層として第
１の導電率タイプのドープトａ−Ｓｉ膜を堆積させ、 （ｇ）ドープトａ−Ｓｉ膜を部分的に除去してチャネル
層の別々のソース及びドレーン領域間で頂部絶縁体の中
間部を露光し、それぞれ前記チャネル層の前記ソース及
びドレーン領域の上層となる別々のソース及びドレーン
オーミックコンタクト層を形成し、且つ画定されたアク
ティブ領域の外側のドープトａ−Ｓｉ膜及びアンドープ
トａ−Ｓｉ層の残部を除去し底部絶縁層部分を露光して
トランジスタのアクティブ領域を画定し、 （ｈ）底部絶縁体を部分的に除去して蓄積ゲートのコン
タクトホールを露光し、 （ｉ）前記ソース及びドレーンオーミックコンタクト層
、前記頂部絶縁層及び蓄積コンタクトホール上に金属膜
を堆積させ、 （ｊ）金属膜を部分的に除去して前記頂部絶縁層の前記
中間部上のディプレッションゲート電極、前記ソース及
びドレーンオーミックコンタクト層上のソース及びドレ
ーン電極、及び蓄積ゲート電極の相互接続を形成する、
ことかなるアモルファスシリコン薄膜トランジスタの製
造工程。 - （２）請求項（１）記載の工程において、ステップ（ｇ
）において前記アモルファスシリコンチャネル層の一部
が除去されて、蓄積ゲートにはソース及びドレーン領域
が重畳される、アモルファスシリコン薄膜トランジスタ
の製造工程。 - （３）請求項（１）記載の工程において、ステップ（ｂ
）はＰＥＣＶＤアモルファスシリコン窒化物もしくはＰ
ＥＣＶＤアモルファスシリコン酸化物もしくは低温酸化
物を堆積させることからなる、アモルファスシリコン薄
膜トランジスタの製造工程。 - （４）請求項（１）記載の工程において、ステップ（ｄ
）はＰＥＣＶＤアモルファスシリコン窒化物もしくはＰ
ＥＣＶＤアモルファスシリコン酸化物もしくは低温酸化
物を堆積させる、ことからなるアモルファスシリコン薄
膜トランジスタの製造工程。 - （５）請求項（１）記載の工程において、ステップ（ｇ
）において、前記オーミックコンタクト層の充分な部分
を除去してディプレッションゲートがソース及びドレー
ンオーミックコンタクト層間距離よりも小さくする、ア
モルファスシリコン薄膜トランジスタの製造工程。 - （６）請求項（１）記載の工程において、ドープトオー
ミックコンタクト層はｎ＾＋もしくはｐ＾＋導電率型ア
モルファスシリコンからなり、薄膜トランジスタはそれ
ぞれ電子もしくはホール導電性チャネルを有する、アモ
ルファスシリコン薄膜トランジスタの製造工程。 - （７）アモルファス半導体薄膜電界効果型トランジスタ
において、該トランジスタは、 （ａ）絶縁基板と、 （ｂ）前記基板上層の蓄積ゲート電極と、 （ｃ）前記蓄積ゲート電極及び前記絶縁基板上層の底部
絶縁層と、 （ｄ）前記底部絶縁上層のアモルファス半導体チャネル
層と、 （ｅ）前記アモルファス半導体のチャネル部上層の頂部
絶縁層と、 （ｆ）ソースアモルファス半導体層及びドレーンアモル
ファス半導体層であって、前記ソース及びドレーン半導
体層は第一の導電率タイプであり、前記頂部絶縁層の両
端部に重畳して前記頂部絶縁層により被覆されない前記
チャネル層の各両端部と接触し、前記ソース及びドレー
ン半導体層は前記チャネル層の中間部及び前記蓄積ゲー
ト上層の前記頂部絶縁層により互いに分離されている、
前記ソースアモルファス半導体層及びドレーンアモルフ
ァス半導体層と、 （ｇ）それぞれ前記ソース及びドレーン半導体層上層の
金属ソース及びドレーン電極からなり、前記頂部絶縁層
及び前記チャネル層の前記中間部上に金属ディプレッシ
ョンゲートが堆積されており、前記チャネル層の前記中
間部は前記蓄積ゲートと前記ディプレッションゲート間
に並置されていて、前記ソース及びドレーン半導体層間
で前記チャネル層を流れる電荷キャリアは前記蓄積及び
ディプレッションゲート電極の両方により支配される、
ことを特徴とするアモルファス半導体薄膜電界効果型ト
ランジスタ。 - （８）請求項（７）記載のトランジスタにおいて、前記
チャネル層を通る電荷キャリア流は前記蓄積ゲート上の
一つの電位により強化され前記ディプレッションゲート
上の反対電位によりディプリートされる、アモルファス
半導体薄膜電界効果型トランジスタ。 - （９）請求項（１）記載のトランジスタにおいて、前記
アモルファス半導体チャネル層はアモルファスシリコン
からなり、前記ソース及びドレーン半導体層はＮ型不純
物を有するアモルファスシリコンからなり従って前記導
電率タイプはＮとなって前記チャネル層内の電荷キャリ
アは電子からなり、前記一つの電位は正電位であり前記
反対電位は負電位である、アモルファス半導体薄膜電界
効果型トランジスタ。 - （１０）請求項（７）記載のトランジスタにおいて、前
記蓄積ゲートは前記チャネル層の前記中間部全体の下に
あり前記ディプレッションゲートは前記チャネル層の前
記中間部の一部のみに重畳しており、前記ディプレッシ
ョンゲートは前記蓄積ゲートに対して中心に配置されて
いる、アモルファス半導体薄膜電界効果型トランジスタ
。 - （１１）請求項（８）記載のトランジスタにおいて、前
記ソース及びドレーン半導体層は部分的に前記蓄積ゲー
トに重畳しており、従って前記トランジスタはディプレ
ッションゲートを特徴とし、電子は前記蓄積ゲートの正
バイアスにより蓄積され且つ前記ディプレッションゲー
トの負バイアスによりデイプリートされ、前記ディプレ
ッションゲートはソース及びドレーンゲートに重畳せず
にゲート容量が低減される、アモルファス半導体薄膜電
界効果型トランジスタ。 - （１２）請求項（９）記載のトランジスタにおいて、前
記アモルファス半導体チャネル層はアモルファスシリコ
ンからなり、前記ソース及びドレーン半導体層はｐ型不
純物を有するアモルファスシリコンからなり従って前記
導電率タイプはＰとなって前記チャネル層内の電荷キャ
リアはホールからなり、前記一つの電位は負電位であり
前記反対電位は正電位である、アモルファス半導体薄膜
電界効果型トランジスタ。 - （１３）請求項（７）記載のトランジスタにおいて、前
記ディプレッションゲートの幅は頂部絶縁体の幅及び蓄
積ゲートの幅よりも広い、アモルファス半導体薄膜電界
効果型トランジスタ。
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