JPS6083370A - 多結晶シリコン薄膜トランジスタ - Google Patents
多結晶シリコン薄膜トランジスタInfo
- Publication number
- JPS6083370A JPS6083370A JP58190738A JP19073883A JPS6083370A JP S6083370 A JPS6083370 A JP S6083370A JP 58190738 A JP58190738 A JP 58190738A JP 19073883 A JP19073883 A JP 19073883A JP S6083370 A JPS6083370 A JP S6083370A
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- JP
- Japan
- Prior art keywords
- thin film
- electrode
- film
- gate electrode
- film transistor
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
- H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はシリコン結晶粒を含有する半導体薄膜を能動領
域に用いる電界効果型トランジスタ、特に０Ｎ−ＯＦＦ
比の高い高性能の薄膜トランジスタに関する。
域に用いる電界効果型トランジスタ、特に０Ｎ−ＯＦＦ
比の高い高性能の薄膜トランジスタに関する。
従来の多結晶シリコン薄膜トランジスタは、アモルファ
スシリコン薄膜を用いたトランジスタに比べて電界効果
移動度が大きく、シたがって高速動作をするという利点
があったがゲート電極がソース・ドレイン電極間の薄膜
半導体上に唯一つ形成された構造となっている場合には
、ＯＦＦ動作の場合に薄膜半導体と絶縁基板界面のリー
ク電流が大きくアモルファスシリコンを用いたＴＰＴに
くらべてＯＦＦ抵抗が小さい。更に、ゲート・ソース間
及びゲート・ドレイン間の目あきのためにＯＮ抵抗が大
きく、従って、ＯＮ・ＯＦＦ比が小さいという欠点があ
った。
スシリコン薄膜を用いたトランジスタに比べて電界効果
移動度が大きく、シたがって高速動作をするという利点
があったがゲート電極がソース・ドレイン電極間の薄膜
半導体上に唯一つ形成された構造となっている場合には
、ＯＦＦ動作の場合に薄膜半導体と絶縁基板界面のリー
ク電流が大きくアモルファスシリコンを用いたＴＰＴに
くらべてＯＦＦ抵抗が小さい。更に、ゲート・ソース間
及びゲート・ドレイン間の目あきのためにＯＮ抵抗が大
きく、従って、ＯＮ・ＯＦＦ比が小さいという欠点があ
った。
本発明の目的は、０１２時のリーク電流を小さくしてｏ
Ｆｐ抵抗を太きくし、かつ、ＯＮ抵抗を小さくして０Ｎ
−ＯＦＦ’比の大きく、動作特性の良好な薄膜トランジ
スタを提供することにある。
Ｆｐ抵抗を太きくし、かつ、ＯＮ抵抗を小さくして０Ｎ
−ＯＦＦ’比の大きく、動作特性の良好な薄膜トランジ
スタを提供することにある。
□〔発明の概要〕
アモルファスシリコンに比べて大きなキャリア移動度を
有する、直径１０ｍを越えるシリコン結晶粒を含有する
薄膜半導体の上部・下部に２つのゲート電極を設けるこ
とで、ＯＦＦ時のリーク電流が半導体膜の中央部のみを
流れることになり、界面付近に生じる大きなリーク電流
全抑止でき、捷だ、下部のゲート電極が上部ゲート・ソ
ース間・ □及び上部ゲート・ドレイン間の目あきの領
域に及ぶためＯＮ動作時に上記領域のヨ１（抗も下がり
、全一体のＯＮ抵抗を小さくできる。従って、全体で０
Ｎ−ＯＦＦ比金大きくとれる。
有する、直径１０ｍを越えるシリコン結晶粒を含有する
薄膜半導体の上部・下部に２つのゲート電極を設けるこ
とで、ＯＦＦ時のリーク電流が半導体膜の中央部のみを
流れることになり、界面付近に生じる大きなリーク電流
全抑止でき、捷だ、下部のゲート電極が上部ゲート・ソ
ース間・ □及び上部ゲート・ドレイン間の目あきの領
域に及ぶためＯＮ動作時に上記領域のヨ１（抗も下がり
、全一体のＯＮ抵抗を小さくできる。従って、全体で０
Ｎ−ＯＦＦ比金大きくとれる。
〔発明の実施例〕
以下、本発明の実施例ｆｃ第１図によシ説明する。
例えば、石英及びコーニング７０５９ガラスのような絶
縁基板１上に厚さ０．１μｍのＣ「膜を真空蒸着し、ホ
トエツチング工程によりＣｒｔ加工して、下部ゲート電
極２を形成する。次に周知のＣＶＤ法（Ｃｈｅｍｉｃａ
ｌ ’ＩＪｏｐｏｕｒ ］）ｅｐｏｓｉｔｉｏｎ ）に
より、５ｉＯｚ絶縁膜３ ｋ ０．３〜０．５ ｔｔ
ｍ形成し、更に、ＣＶＤ法ないしＭＢＤ法（Ｍｏｌｅｃ
ｕｌａｒ ｆ３ｅａｍＤｅｐｏｓ ｉ ｔ ｉｏｎ ）
により多結晶を含むシリコン膜４を０．６〜１μｍ形成
する。このとき、不純物のドーピングは行わない。再び
、５Ｉ０２膜を０．６〜１．０μｍ形成し、ソース領域
ならびにドレイン領域形成のための穴あけを行なう。ソ
ース領域ならびにドレイン領域を形成するためには、Ｂ
＋層にするにはｐ１イオンないしＡｓ＋イオンｋ、ｐ”
層にするにはＢ＋ないしＢ Ｆ ２＋イオンを室温にお
いて例えば１０１６ｃｍ−２のドーズ量、力？速電圧１
００ＫＶで打ち込み、その後、８００〜１１００ｔｒ程
度の熱処理を行う。なお、軟化点の低いガラス基板金用
いた場合は、５００〜６００Ｃ程度の幅用′で熱処理を
行う等の方法全採用する。この熱処理後、イオン打込の
ためのマスクとして用いた８１０２膜は除去する。しか
るのち、上部ゲート用絶縁膜として８１０２５を０．６
〜１μｍ形成し、電極接触用穴あけを行う。全面にｋｌ
電極金蒸着したあ、と、ホトエツチング工程によりＡｔ
全加工して、ソース電極６、ドレイン電極７、上部ゲー
ト電極８を形成する。このとき、上部ゲート電極８は、
第２図に示すように下部ゲート電極と接触するように形
成する。なお、第２図は第１図のＡ＝Ａ線の断面図であ
る。上部ゲート長は２０μｍ１下部ゲート長は４０μｍ
とした・。
縁基板１上に厚さ０．１μｍのＣ「膜を真空蒸着し、ホ
トエツチング工程によりＣｒｔ加工して、下部ゲート電
極２を形成する。次に周知のＣＶＤ法（Ｃｈｅｍｉｃａ
ｌ ’ＩＪｏｐｏｕｒ ］）ｅｐｏｓｉｔｉｏｎ ）に
より、５ｉＯｚ絶縁膜３ ｋ ０．３〜０．５ ｔｔ
ｍ形成し、更に、ＣＶＤ法ないしＭＢＤ法（Ｍｏｌｅｃ
ｕｌａｒ ｆ３ｅａｍＤｅｐｏｓ ｉ ｔ ｉｏｎ ）
により多結晶を含むシリコン膜４を０．６〜１μｍ形成
する。このとき、不純物のドーピングは行わない。再び
、５Ｉ０２膜を０．６〜１．０μｍ形成し、ソース領域
ならびにドレイン領域形成のための穴あけを行なう。ソ
ース領域ならびにドレイン領域を形成するためには、Ｂ
＋層にするにはｐ１イオンないしＡｓ＋イオンｋ、ｐ”
層にするにはＢ＋ないしＢ Ｆ ２＋イオンを室温にお
いて例えば１０１６ｃｍ−２のドーズ量、力？速電圧１
００ＫＶで打ち込み、その後、８００〜１１００ｔｒ程
度の熱処理を行う。なお、軟化点の低いガラス基板金用
いた場合は、５００〜６００Ｃ程度の幅用′で熱処理を
行う等の方法全採用する。この熱処理後、イオン打込の
ためのマスクとして用いた８１０２膜は除去する。しか
るのち、上部ゲート用絶縁膜として８１０２５を０．６
〜１μｍ形成し、電極接触用穴あけを行う。全面にｋｌ
電極金蒸着したあ、と、ホトエツチング工程によりＡｔ
全加工して、ソース電極６、ドレイン電極７、上部ゲー
ト電極８を形成する。このとき、上部ゲート電極８は、
第２図に示すように下部ゲート電極と接触するように形
成する。なお、第２図は第１図のＡ＝Ａ線の断面図であ
る。上部ゲート長は２０μｍ１下部ゲート長は４０μｍ
とした・。
、第３図に試作した薄膜トランジスタの特性例を従来の
ものと比較して示す。従来の単一ゲートのトランジスタ
では、ＯＮ−□・Ｃ）Ｆ ＩＰ比が約ＩＱ４であるのに
対し、本実施例によれば１０’程度と、約２桁の改善が
得られるす、ぐれた効果がある。
ものと比較して示す。従来の単一ゲートのトランジスタ
では、ＯＮ−□・Ｃ）Ｆ ＩＰ比が約ＩＱ４であるのに
対し、本実施例によれば１０’程度と、約２桁の改善が
得られるす、ぐれた効果がある。
本実施例においては、下部ゲートＴＩｆ、ｇとして、Ｃ
ｒ金用いたがＮｉ、Ｗ、・ＭＯ等の高融点金属やニッケ
ル・シリサイドやモリブデン・シリサイド等の遷、移金
属シリサイド’に７４１いても、同様の効果が得られる
ことは言うまでもない。
ｒ金用いたがＮｉ、Ｗ、・ＭＯ等の高融点金属やニッケ
ル・シリサイドやモリブデン・シリサイド等の遷、移金
属シリサイド’に７４１いても、同様の効果が得られる
ことは言うまでもない。
本発明によれば、ＯＦＦ動作時には２つのゲート電極に
はさまれた半導体薄膜の上部及び下部がら空乏１−が広
がシ担体の流れ全阻止する。従って、リーク電流が大き
い絶縁膜との界面付近から担体が掃出され、大きなＯＦ
Ｆ抵抗が得られる。また、ＯＮ＠作時には大きな下部ゲ
ート電極により、上部の目あきの部分を含むソース・ド
レイン間に連続したチャンネルが形成されるためＯＮ抵
抗が小さくなる。以上によシ、抵抗の大きなＯＮ −０
ＦＦ比が得られる効果がある。
はさまれた半導体薄膜の上部及び下部がら空乏１−が広
がシ担体の流れ全阻止する。従って、リーク電流が大き
い絶縁膜との界面付近から担体が掃出され、大きなＯＦ
Ｆ抵抗が得られる。また、ＯＮ＠作時には大きな下部ゲ
ート電極により、上部の目あきの部分を含むソース・ド
レイン間に連続したチャンネルが形成されるためＯＮ抵
抗が小さくなる。以上によシ、抵抗の大きなＯＮ −０
ＦＦ比が得られる効果がある。
第１図は、本発明の多結晶シリコン薄膜トランジスタの
縦断面図、第２図は第１図のＡ−Ａｉ断面図である°。 第３図は、試作した＃膜トランリスタの特性例を示す図
である。 １・・・絶縁性基板、２・・・下部ゲート電極、３・・
・絶縁膜、４・・・多結晶を含むシリコン膜、５・・・
絶縁膜、６・・・ソース・電極、７・・・ドレイン電極
、８・・・上部ゲート電、極、９・・・本実施例の薄膜
トランジスタ、１０・・・従来の薄膜トランジスタ。 第 １ 図 Ａ 第 Ｚ 図 第 ３ 図 ゲ − ト 電しタ三 （ｖ） 第１頁の続き ｊ東恋 夫研死所内 ケ窪１丁目２８＠地 株式会社日立製作所中手続補正書 事件の表示 昭和５８ 年特許願第１９０７３８ じ−発明の名称 多結晶シリコン薄膜トランジスタ 補正をする者 団、ｌ、１１潤１イ 特許出願人 ｆ′ｔＧｌｉ Ｌ５１０１株式Ｑｒｌ Ｉｔ ｔ’ｌ’
、 ’ジグ 作 所代 理 人 層＋ｆ 〒Ｉω東京都千代田区丸の内−１−１１５番１
号株式会ン１［：１立ラソイ１１’、＋す１内 、：１
話 弓・、・／ｌ！ １ｌｌｌｔ人代）Ｊ補ｊｌ″′ノ
文’ｔ 象明細書の「特許請求の範囲」σ」躊よひ「発
明の詳細な説明」の櫨 櫛１庁〒Ｐ杓〒を 補正の内容 １、特許請求の範囲を別紙の通番用＋ｌｔ ’、ｉｌす
る。 ２、本願明細書第３頁第６行１１σ） ｒ Ｉｌｌ Ｉ
ｌｌ Ｊを「μＴｎ」に補正する。 ３、同上書第４頁第２行目のｒ Ｖ Ｏｐ ＯＬｌ ｒ
ＪをｒＶａｐｏｕｒＪに補正する。。 ４、同上書第４頁第１１行１−１の−）１イオン」を「
Ｐ＋イオン」に補正する。 別紙 特許請求の範囲 】、シリコンの多結晶粒を含有する半導体簿膜を能動領
域に用いた電界効果型トランジスタにおいて、ゲート電
極が半導体薄膜の上部と下部とに配置されていることを
特徴とする薄膜１〜ランジスタ。 ２、ソース電極およびドレイン電極が配置されている半
導体薄膜面の裏側に配置されているゲート電極の、ソー
ス・ドレイン方向の長さが表側に配置されているゲート
電極の同一方向の長さよりも長い非対称の構造を有する
ことを特徴とする特許請求範囲第１項記載の薄膜１−ラ
ンリスタ。 ３、半導体薄膜の下部に配置されたゲート電極が高融点
金属製もしくは遷移金属シリサイド製なることを特徴と
する特許請求範囲第１項、もしくは第２項記載の薄膜ト
ランジスタ。
縦断面図、第２図は第１図のＡ−Ａｉ断面図である°。 第３図は、試作した＃膜トランリスタの特性例を示す図
である。 １・・・絶縁性基板、２・・・下部ゲート電極、３・・
・絶縁膜、４・・・多結晶を含むシリコン膜、５・・・
絶縁膜、６・・・ソース・電極、７・・・ドレイン電極
、８・・・上部ゲート電、極、９・・・本実施例の薄膜
トランジスタ、１０・・・従来の薄膜トランジスタ。 第 １ 図 Ａ 第 Ｚ 図 第 ３ 図 ゲ − ト 電しタ三 （ｖ） 第１頁の続き ｊ東恋 夫研死所内 ケ窪１丁目２８＠地 株式会社日立製作所中手続補正書 事件の表示 昭和５８ 年特許願第１９０７３８ じ−発明の名称 多結晶シリコン薄膜トランジスタ 補正をする者 団、ｌ、１１潤１イ 特許出願人 ｆ′ｔＧｌｉ Ｌ５１０１株式Ｑｒｌ Ｉｔ ｔ’ｌ’
、 ’ジグ 作 所代 理 人 層＋ｆ 〒Ｉω東京都千代田区丸の内−１−１１５番１
号株式会ン１［：１立ラソイ１１’、＋す１内 、：１
話 弓・、・／ｌ！ １ｌｌｌｔ人代）Ｊ補ｊｌ″′ノ
文’ｔ 象明細書の「特許請求の範囲」σ」躊よひ「発
明の詳細な説明」の櫨 櫛１庁〒Ｐ杓〒を 補正の内容 １、特許請求の範囲を別紙の通番用＋ｌｔ ’、ｉｌす
る。 ２、本願明細書第３頁第６行１１σ） ｒ Ｉｌｌ Ｉ
ｌｌ Ｊを「μＴｎ」に補正する。 ３、同上書第４頁第２行目のｒ Ｖ Ｏｐ ＯＬｌ ｒ
ＪをｒＶａｐｏｕｒＪに補正する。。 ４、同上書第４頁第１１行１−１の−）１イオン」を「
Ｐ＋イオン」に補正する。 別紙 特許請求の範囲 】、シリコンの多結晶粒を含有する半導体簿膜を能動領
域に用いた電界効果型トランジスタにおいて、ゲート電
極が半導体薄膜の上部と下部とに配置されていることを
特徴とする薄膜１〜ランジスタ。 ２、ソース電極およびドレイン電極が配置されている半
導体薄膜面の裏側に配置されているゲート電極の、ソー
ス・ドレイン方向の長さが表側に配置されているゲート
電極の同一方向の長さよりも長い非対称の構造を有する
ことを特徴とする特許請求範囲第１項記載の薄膜１−ラ
ンリスタ。 ３、半導体薄膜の下部に配置されたゲート電極が高融点
金属製もしくは遷移金属シリサイド製なることを特徴と
する特許請求範囲第１項、もしくは第２項記載の薄膜ト
ランジスタ。
Claims (1)
- 【特許請求の範囲】 １、粒径１０■を越えるシリコン結晶粒を含有する半導
体薄膜を能動領域に用いた′電界効果型トランジスタに
おいて、ゲート′ｔｔＬ極が半導体減り膜の上部と下部
とに配置されていることを特徴とする薄膜トランジスタ
。 ２、ソース成極およびドレイン電極が配Ｉｎ）されてい
る半導体薄膜面の裏側に配置されているゲート電極の、
ソース・ドレイン方向の長さが表側に配置されているゲ
ート電極の同一方向の長さよりも長い非対称の構造を有
することを特徴とする特許請求範囲第１項記載の薄膜ト
ランジスタ。 ３５半桿体薄膜の下部に配置されたゲート電極が高融点
金属製もしくは遷移金属シリサイド製なることを特徴と
する特許請求範囲＠１項、もしくは第２項記載の薄膜ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58190738A JPS6083370A (ja) | 1983-10-14 | 1983-10-14 | 多結晶シリコン薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58190738A JPS6083370A (ja) | 1983-10-14 | 1983-10-14 | 多結晶シリコン薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083370A true JPS6083370A (ja) | 1985-05-11 |
Family
ID=16262945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58190738A Pending JPS6083370A (ja) | 1983-10-14 | 1983-10-14 | 多結晶シリコン薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083370A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187873A (ja) * | 1988-01-22 | 1989-07-27 | Seiko Epson Corp | 半導体装置の製造方法 |
| US5017983A (en) * | 1989-08-03 | 1991-05-21 | Industrial Technology Research Institute | Amorphous silicon thin film transistor with a depletion gate |
| US5053347A (en) * | 1989-08-03 | 1991-10-01 | Industrial Technology Research Institute | Amorphous silicon thin film transistor with a depletion gate |
| US5061648A (en) * | 1985-10-04 | 1991-10-29 | Hosiden Electronics Co., Ltd. | Method of fabricating a thin-film transistor |
| US5140391A (en) * | 1987-08-24 | 1992-08-18 | Sony Corporation | Thin film MOS transistor having pair of gate electrodes opposing across semiconductor layer |
| US5202572A (en) * | 1988-09-21 | 1993-04-13 | Fuji Xerox Co., Ltd. | Thin film transistor |
| US5371398A (en) * | 1988-10-19 | 1994-12-06 | Fuji Xerox Co., Ltd. | Thin film transistor |
| US6229212B1 (en) | 1993-05-12 | 2001-05-08 | Micron Technology, Inc. | Integrated circuitry and thin film transistors |
-
1983
- 1983-10-14 JP JP58190738A patent/JPS6083370A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5061648A (en) * | 1985-10-04 | 1991-10-29 | Hosiden Electronics Co., Ltd. | Method of fabricating a thin-film transistor |
| US5140391A (en) * | 1987-08-24 | 1992-08-18 | Sony Corporation | Thin film MOS transistor having pair of gate electrodes opposing across semiconductor layer |
| JPH01187873A (ja) * | 1988-01-22 | 1989-07-27 | Seiko Epson Corp | 半導体装置の製造方法 |
| US5202572A (en) * | 1988-09-21 | 1993-04-13 | Fuji Xerox Co., Ltd. | Thin film transistor |
| US5371398A (en) * | 1988-10-19 | 1994-12-06 | Fuji Xerox Co., Ltd. | Thin film transistor |
| US5017983A (en) * | 1989-08-03 | 1991-05-21 | Industrial Technology Research Institute | Amorphous silicon thin film transistor with a depletion gate |
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| US6229212B1 (en) | 1993-05-12 | 2001-05-08 | Micron Technology, Inc. | Integrated circuitry and thin film transistors |
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