JPH03116877A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、誘電体分離を用いた高耐圧半導体素子に関す
る。

（従来の技術） 高耐圧半導体素子を分離する有力な方法として、誘電体
分離法がよく知られている。

第１４図は、その様な誘電体分離を施した従来の高耐圧
ダイオードの例である。７１はｐ　型Ｓｉ基板であり、
直接接管技術によってこれとｐ−型Ｓｉ基板を接むした
基板ウェーハを用いている。７３は接骨界面であり、７
２はこの接若界面部の酸化膜である。この接骨基板ウェ
ーハのｐ−型基板側を接着界面７３に達する深さにエツ
チングして溝を掘ることにより島状のｐ″″型層７４を
形成し、溝の側面に酸化膜７５を形成して、この溝には
多結晶シリコン膜７６を埋め込む。こうして酸化膜７２
．７５により他の領域から分離された島状ｐ−型層７４
の中央表面部にｎ＋型層７８、更にその周辺にｎ−型層
７９を形成して、ダイオードが構成されている。ｐ−型
層７４の周辺部にはアノード電極を取出すためのｐ　型
層８０が形成されている。また、大電流を流せるように
するために、島状ｐ−型層７４の周囲を取囲むように酸
化膜７２．７５に沿ってｐ　型層７７が設けられている
。

このダイオードは、アノード・カソード間に逆バイアス
を印加した時、空乏層はｎ＋型層７８からｐ−型層７４
側に伸びる。空乏層先端がｐ　型層７７に達するまで逆
バイアスを大きくすると、パンチスルーを生じる。従っ
てこのダイオードの耐圧を十分高いものとするためには
、ｎ＋型層７８とｐ　型層７７間の距ｊＭｄを十分大き
くとることが必要である。具体的に例えば、６００ｖの
耐圧を得るためには、およそｄ−４５μｍが必要である
。このようにｐ−型層７４の厚みを大きくすると、素子
分離のための溝もそれだけ深くすることが必要になり、
特に横方向の誘電体分離を行うことが困難になる。

（発明が解決しようとする課題） 以上のように従来の誘電体分離構造の半導体素子では、
十分な高耐圧化を図るためには空乏層が伸びる高抵抗半
導体層を十分に厚くすることが必要となり、そうすると
素子分離が技術的に難しくなる、という問題があった。

本発明は、この様な問題を解決した、誘電体分離構造の
高耐圧半導体素子を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明は第１の絶縁体膜により下地半導体基板から分離
され、横方向に第２の絶縁体膜により他の領域から分離
された高抵抗半導体層と、この高抵抗半導体層の表面に
選択的に形成された第１導電型で高不純物濃度の第１の
低抵抗領域と、前記高抵抗半導体層の表面の第１の低抵
抗領域から所定距離離れ第２の絶縁体膜からも所定圧＃
１離れた位置に形成された第２導電型で高不純物濃度の
第２の低抵抗領域と、前記第１の低抵抗領域に形成され
た第１の電極と、前記第２の低抵抗領域に形成された第
２の電極とを有する高耐圧半導体素子において、前記第
１の絶縁体膜の厚さが１μｍ以上であることを特徴とす
る。

本発明はまた、第１の絶縁体膜により下地半導体基板か
ら分離され、横方向に第２の絶縁体膜とそれに隣接する
分離領域により他の領域から分離された高抵抗半導体層
と、この高抵抗半導体層の表面に選択的に形成された第
１導電型で高不純物濃度の第１の低抵抗領域と、前記高
抵抗半導体層の表面の第１の低抵抗領域から所定距離離
れ第２の絶縁体膜からも所定距＠ｆｌｌれた位置に形成
された第２導電型で高不純物濃度の第２の低抵抗領域と
、前記第１の低抵抗領域に形成された第１の電極と、前
記第２の低抵抗領域に形成された第２の電極とを有する
高耐圧半導体素子において、前記第２の絶縁体膜に隣接
する分離領域の電位が特定の値に固定されていることを
特徴とする。

（作　用） 本発明の素子では、第１．第２の低抵抗領域間に逆バイ
アス電圧を印加したときに、この電圧は横方向にかかる
と同時に、高電位側電極に続くｎ　型領域と基板との間
に深さ方向にも印加される。すると、第１または第２の
低抵抗領域の周囲のｐｎ接合から高抵抗半導体層内に空
乏層が広がる。印加電圧を大きくすると、空乏層は第１
の絶縁体膜にまで達し、深さ方向に印加された電圧は高
抵抗半導体層と第１の絶縁体膜とで分担される。

高電圧をかけたときにアバランシェブレークダウンを防
ぐには、印加電圧全体のうち第１の絶縁体膜にかかる部
分が大きい方が良い。しかも、高抵抗半導体層と第１の
絶縁体膜との界面で電束密度は連続であるので、高抵抗
半導体層内で縦方向の電界が強くならないようにするた
めには、第１の絶縁体膜中の電界も弱い方が良い。従っ
て第１の絶縁体膜に大きな電圧がかかっても、その電界
が強くならないように、この膜は厚い方が良い。印加電
圧が同じなら、この膜の厚さは厚い方が、高抵抗半導体
層にかかる電圧は小さく、電界も弱くなる。本発明の素
子では、この第１の絶縁体膜を１ｕｍ以上と厚くして、
高耐圧化を図っている。

また、高抵抗半導体層の表面において高電位側電極が低
電位側の電極よりも外側にあるとき、この高電位側電極
を設けであるｎ　型領域と分離領域との間にも電圧が生
じる。本発明の素子では、分離領域の電位を０電位から
浮いたある適当な電位に設定することによって、この部
分の電圧を小さくシ、アバランシェ・ブレークダウンを
防ぐことができる。

こうして本発明によれば、誘電体分離構造の素子の高耐
圧化が図られ、また従来と同程度の耐圧でよい場合には
第１の半導体層の厚みを薄くすることができ、素子分離
が容品になる。

（実施例） 第１図は、一実施例の高耐圧ダイオードである。１はＳ
ｔ基板であり、この上に酸化膜２（第１の絶縁体膜）に
より基板１から分離され、酸化膜３（第２の絶縁体膜）
により横方向に他の素子領域から分離された島状の高抵
抗シリコン層４が形成されている。下地の酸化膜２は、
１μｍ以上の厚さとする。高抵抗シリコン層４は、不純
物濃度が十分に低いｎ″″型である。素子分離領域には
多結晶シリコン膜５が埋め込まれている。高抵抗シリコ
ン層４の表面中央部にアノード領域となる高不純物濃度
のｐ　型層６（第１の低抵抗領域）か形成されている。

ｐ　型領域６から距離をおいて、カソード領域となる高
不純物濃度のｎ　型領域７（第２の低抵抗領域）が形成
されている。上から見たとき、ｎ　型領域７はｐ　型領
域６を取り囲む形になっている。ｎ　型領域７は第２の
絶縁体膜３からも距離所定の距離をとっである。

ｐ＋型領領域６は第１の電極８が、ｎ＋型領領域７は第
２の電極９がそれぞれ形成されている。

このダイオードを製造するには先ず、シリコン基板１と
高抵抗シリコン層４に対応する高抵抗シリコン基板とを
直接接告技術を用いて貼り合わせる。即ち２枚の基板を
鏡面研磨しておき、その研磨面同士を洗浄な雰囲気下で
密むさせ、所定の熱処理を加えることにより一体化する
。この際、少なくとも一方の基板の接む面に予め酸化膜
２を形成しておくことにより、図のように基板１と電気
的に分離された高抵抗シリコン層４が得られる。

次にエツチングにより素子分離溝を形成し、島状に分離
されたシリコン層４の側面に酸化膜３を形成する。そし
て分離溝内に多結晶シリコン膜５を埋め込んだ後、ｐ＋
型領領域６よびｎ＋型領領域７拡散形成し、電極８，９
を形成する。

このように構成されたダイオードにおいて、第１の電極
８と第２の電極９間に逆バイアスを印加すると、ｐ　型
領域６の周辺部分から外側へ向かって空乏層が広がる。

また、基板１は通常接地されるので、酸化膜２と高抵抗
シリコン層４との界面からも上へ向かって空乏層が広が
る。印加電圧を高くすると、空乏層はｐ＋型領領域６周
囲のｐｎ接合から酸化膜２やｎ＋型領領域７更には酸化
膜３にまで達し、ｎ＋型領領域７ら下方へ向がう強い電
界が生じる。しかし酸化膜２の厚さを１μｍ以上と厚く
しであるので、印加電圧の多くの部分をこの酸化膜で支
え、高抵抗シリコン層４中の電界はアバランシェブレー
クダウンを生じる値以下に抑えられる。こうして、３５
０Ｖ以上の高耐圧が得られる。酸化膜２の厚さを２μｍ
以上・にすると、４５０ｖ以上と更に高耐圧になるので
、より望ましい。

また高抵抗シリコン層４と酸化膜２との界面には、素子
を作る工程において自然に正の界面電荷が生じており、
この電荷は酸化膜２中の電界を強くして高抵抗シリコン
層４中の電界を弱める効果を持つので、更に耐圧を高め
る働きがある。

多結晶シリコン膜５の内部は電位が均一であり、その値
はほぼ０であるので、ｎ　型層７から分離領域の多結晶
シリコン膜５へ向かって横方向の電界も生じる。ｎ　型
層７と酸化膜３との間に距離を設けることによって、こ
の電界が強くなってブレークダウンすることを防いでい
る。酸化膜２と同様に、酸化膜３の厚さは、厚い方が望
ましい。

第２図は第１図の実施例において高抵抗シリコン層４の
底部に低不純物濃度のバッファ用ｎ　型層１０を設けた
例である。この層は、アノード・カソード間に逆バイア
スを印加したときに空乏化して正の空間電荷を生じ、酸
化膜２中に生じている強い電界を高抵抗シリコン層４中
で速やかに弱めることにより、耐圧を高める働きを持つ
。但し、第１図の例のように、このバッファ用ｎ−層４
がなくても、高抵抗シリコン層４と酸化膜２との間に生
じている正の界面電荷が、同様の効果を持つ。

第３図は第１図の実施例のダイオードにおいて分離領域
の多結晶シリコン膜５を接地した例である。多結晶シリ
コン膜５の電位を固定して耐圧を高めるために、こうす
ることが望ましい。なお、逆バイアス印加時に高電位の
ｎ＋型領領域７多結晶シリコン膜５との間に電圧がかか
つているので、多結晶シリコン膜５の電位を浮かせるこ
とは更に望ましい。また、第２図と同様に、高抵抗シリ
コン層４の底部にバッファ用ｎ−型層１０を更に設ける
ことは好ましい。

第４図は第２図の実施例において、多結晶シリコン膜５
の電位をアノード電極電位とカソード電極電位の中間の
電位に固定した例である。ｎ＋型領領域７ら多結晶シリ
コン膜５へ向かう電界を弱めるために、第３図のように
多結晶シリコン膜５を接地する方法よりも更に望ましい
。また、多結晶シリコン膜５の電位を浮かせる方法に比
べても、耐圧が安定するので更に好ましい。ｒｌ、ｒ２
の抵抗値は等しくても良いが、異なっても良い。

ｒｌ＋ｒ２を加えた全抵抗値は大きい方が望ましい。な
お、バッファ用ｎ−型層１０と酸化膜２との界面には正
の界面電荷が生じているので、バッファ用ｎ−型層１０
はなくても良い。

第５図は第３図のダイオードにおいて電２の電極９と多
結晶シリコン膜５とを高抵抗膜（例えば５ＩＰＱＳ）１
１でつないだ実施例である。この膜を微小電流が流れて
−様な電位勾配を作ることにより、ｎ　型領域７から多
結晶シリコン膜５に至る部分において局所的な電界集中
を抑え、この部分でのブレークダウンを防ぐ。第２図と
同様に高抵抗シリコン層４の底部にバッファ用ｎ−型層
を設けても良い。

第６図は、第１図の例において、ｐｎ接合終端における
電界集中を防ぐためにｐ　型領域６の周囲にｐ″″型領
域１２を形成した例である。やはり第２図と同様に高抵
抗シリコン層４の底部にバッファ用ｎ−型層を設けても
よい。

第７図は誘電体分離を用いてロジックと高耐圧素子を同
一基板上に形成した例である。高耐圧素子部は第２図の
ダイオードにおいてｐ　型領域６とｎ＋型領領域７位置
を交換し、更に高抵抗シリコン層４と酸化膜３との界面
にｎ　型層１３を形成した構造になっている。このダイ
オードから、多結晶シリコン膜５を埋め込んだ素子分＃
ｌ領域を隔てて島状の高抵抗シリコン層に、ロジックを
構成する素子の１つとしてｎｐｎ）ランジスタ１４が形
成されている。高耐圧素子におけるｎ＋＋層１３は、ロ
ジック素子の側面にｎ＋型層を形成するために、必然的
に同時に形成される層である。

アノードカソード間に逆バイアスを印加したときに、ｎ
＋＋層１３とｎ　型領域７とが空乏層によって隔てられ
ずに中性領域でつながっていると、ｎ＋＋層１３もカソ
ード電極と同じ電位になる。

こうしてｎ＋＋層１３が高電位になると、酸化膜２のｎ
＋＋層１３の下に位置する部分に高電圧がかかり、この
ため高抵抗シリコン層４中のｎ＋＋層１３とｎ−゛型層
１０との境界付近にも強い電界が生じてアバランシェブ
レークダウンが起こりやすい。しかし、この実施例にお
いては、逆バイアス印加時にｐ＋型領領域６周囲と酸化
ｒｖｋ２の上面とから空乏層が広がり、ある電圧以上の
逆バイアスをかけるとこれらの空乏層がつながってｎ＋
＋層１３とｎ　型領域７とを分断するので、ｎ　型層１
３の電位はそれ以上上がらない。こうしてｎ＋＋層１３
とｎ　型層１０との境界付近におけるブレークダウンは
防がれる。

またｎ＋＋層１３を設けることにより、縦に流れる電子
電流に対する抵抗が下がるので電流を多く取ることがで
きる（Ｐチャネルの場合）。その結果、ラッチアップを
防ぐことができる。

第８図は、第７図の高耐圧ダイオードにおいてバッファ
用ｎ　型層がない例である。高抵抗シリコン層４と酸化
膜２との界面に正の界面電荷が存在するので、この実施
例でもやはり高耐圧が得られる。

第９図は、第７図においてｐｎ接合終端部の電界集中を
弱めるために、ｐ＋型領領域６内側にｐ−型領域１５を
形成した例である。逆バイアスがある電圧以上になると
ｐ＋型領領域６ら酸化膜２に至るまで空乏層がつながり
、それよりも酸化膜３側に残ったｎ型領域はそれ以上電
位が上がらないので、ｐ＋型領領域６外側にはｐ−型領
域がなくても良い。ｎ　型層１３が空乏層によってｎ　
型領域７から分断される以前でのｐｎ接ａ終端での電界
集中を弱めるために、ｐ＋型領領域６外側にもｐ−型領
域を設けても良い。また、第８図と同様にｎ−型層１０
がなくても良い。

第１０図は、第８図において高耐圧ダイオードを第１・
図の構造にしたものである。但し、同一基板上にロジッ
ク素子も形成しているために、高耐圧ダイオードの側面
にｎ＋＋層１３が形成されている。ｎ＋型領領域７らｎ
＋＋層１３までｎ型の中性領域でつながっていると、ｎ
＋型層１３全体がカソード電極と同じく高電位となるの
で、高抵抗シリコン層４とｎ＋＋層１３との境界の酸化
膜２に近い部分で局所的に電界が強くなるのでアバラン
シェブレークダウンが起こりやすい。しかし、この実施
例では、ｐ　型領域６の周囲から空乏層か広がると同時
に高抵抗シリコン層４と酸化膜２との界面からも空乏層
が広がり、ある電圧以上を印加すると空乏層がｎ　型領
域７の周囲にまで達し、ｎ　型層１３はｎ＋型領領域７
ら空乏層によって隔てられる。ｎ＋＋層１３の電位はそ
れ以上上がらないので、この部分でのブレークダウンは
抑えられる。

なお、第７図と同様に素子の底部にバッファ用ｎ　型層
があっても良い。

第１１図は、第１０図において第５図と同様にｎ　！２
領域７と多結晶シリコン膜５との間に高抵抗膜１１を設
けた例である。この膜に−様な電位勾配が生じるために
更に高耐圧化が図れる。また、素子底部にバッファ用ｎ
−型層を形成しても良い。

第１２図は、第７図の例においてｐ　型領域６とｎ＋＋
層１３とを高抵抗膜１６でつないだ例である。この膜に
−様な電位勾配を作ることにより、更に高耐圧化を図っ
ている。また素子底部のｎ型層１０はなくても良い。

第１３図は、第１２図の例において、ｐ＋型領領域６ｎ
＋型領領域７位置を交換した例である。

やはり高抵抗膜１６を設けることにより耐圧を高めてい
る。またｎ−型層１０はなくても良い。

以上の全ての実施例において、下地基板はシリコンと熱
膨張係数の近い絶縁体であっても良い。

［発明の効果］ 以上述べたように本発明によれば、絶縁体膜で分離され
た十分に不純物濃度が低い高抵抗の半導体層の表面に第
１導電型の第１の低抵抗領域をａし、その領域から所定
距離離れて第２導電型の第２の低抵抗領域を有する誘電
体分離構造の半導体素子において、分離絶縁体膜を厚く
して素子の逆バイアス印加電圧の一部を分離絶縁膜に負
担させ、かつ絶縁体膜中の電界が強くなりすぎないよう
に抑えることにより、高抵抗半導体層が薄いものであっ
ても十分な高耐圧特性を得ることが可能になる。また高
抵抗半導体層が薄くてもよい結果、誘電体分離構造の形
成が容易になる。

【図面の簡単な説明】

第１図は本発明の一実施例のダイオードを示す図、第２
図は素子の底部にｎ−型層を設けた実施例のダイオード
を示す図、第３図は分離領域を接地した誘電体分離構造
の実施例のダイオードを示す図、第４図は第３図の実施
例を変形して分離領域の電位を適当な値に設定した実施
例のダイオードを示す図、第５図は第３図の実施例を変
形した他の実施例を示す図、第６図は第１図の実施例を
変形した実施例のダイオードを示す図、第７図はロジッ
ク素子と高耐圧素子を同一基板上に作った実施例を示す
図、第８図、第９図は第７図の実施例を変形した実施例
を示す図、第１０図は第８図の実施例の高耐圧素子のア
ノード領域とカソード領域の位置を交換した実施例を示
す図、第１１図は第１０図の実施例を変形した実施例を
示す図。 第１２図、第１３図はそれぞれ第７図、第１０図の実施
例を変形した実施例を示す図、第１４図は従来例のダイ
オードを示す図である。 １・・・基板、２・・・酸化膜（第１の索子分離絶縁体
膜）、３・・・酸化膜（第２の素子分離絶縁体Ｖ、）。 ４・・・高抵抗シリコン層、５・・・多結晶シリコン膜
。 ６・・・ｐ＋型領領域第１の低抵抗領域）、７・・・ｎ
＋型領領域第２の低抵抗領域）、８・・・第１の電極（
アノード電極）、９・・・第２の電極（カソード電極）
、１０・・・ｎ−型層（バッファ用半導体層）。 １１・・・高抵抗膜、１２・・・ｐ−型領域、１３・・
・ｎ＋型領領域１４・・・ｎｐｎ）ランジスタ、１５・
・・ｐ型領域、１６・・・高抵抗膜

Claims (4)

【特許請求の範囲】
1. （１）第１の絶縁体膜により下地半導体基板から分離さ
   れ、横方向に第２の絶縁体膜により他の領域から分離さ
   れた高抵抗半導体層と、この高抵抗半導体層の表面に選
   択的に形成された第１導電型で高不純物濃度の第１の低
   抵抗領域と、前記高抵抗半導体層の表面の第１の低抵抗
   領域から所定距離離れ第２の絶縁体膜からも所定距離離
   れた位置に形成された第２導電型で高不純物濃度の第２
   の低抵抗領域と、前記第１の低抵抗領域に形成された第
   １の電極と、前記第２の低抵抗領域に形成された第２の
   電極とを有する高耐圧半導体素子において、前記第１の
   絶縁体膜の厚さが１μｍ以上であることを特徴とする高
   耐圧半導体素子。
2. （２）前記高抵抗半導体層の表面において、前記第２の
   低抵抗領域が前記第１の低抵抗領域を取り囲むように形
   成されている請求項１記載の高耐圧半導体素子。
3. （３）前記高抵抗半導体層の導電型はｎ型である請求項
   １記載の高耐圧半導体素子。
4. （４）第１の絶縁体膜により下地半導体基板から分離さ
   れ、横方向に第２の絶縁体膜とそれに隣接する分離領域
   により他の領域から分離された高抵抗半導体層と、この
   高抵抗半導体層の表面に選択的に形成された第１導電型
   で高不純物濃度の第１の低抵抗領域と、前記高抵抗半導
   体層の表面の第１の低抵抗領域から所定距離離れ第２の
   絶縁体膜からも所定距離離れた位置に形成された第２導
   電型で高不純物濃度の第２の低抵抗領域と、前記第１の
   低抵抗領域に形成された第１の電極と、前記第２の低抵
   抗領域に形成された第２の電極とを有する高耐圧半導体
   素子において、前記第２の絶縁体膜に隣接する分離領域
   の電位が特定の値に固定されていることを特徴とする高
   耐圧半導体素子。