JPH03117128A - ビット位相同期回路 - Google Patents
ビット位相同期回路Info
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- JPH03117128A JPH03117128A JP1252066A JP25206689A JPH03117128A JP H03117128 A JPH03117128 A JP H03117128A JP 1252066 A JP1252066 A JP 1252066A JP 25206689 A JP25206689 A JP 25206689A JP H03117128 A JPH03117128 A JP H03117128A
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- input
- clock
- clock signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はビット位相同期回路に関し、特に交換機の通話
路装置におけるビット位相同期回路に関する。
路装置におけるビット位相同期回路に関する。
〔従来の技術］
従来、この種のビット位相同期回路は、それぞれ異なっ
た位相で入力してくる信号を同一のクロックにしたがっ
て再生するため、各入力信号の位相を調整して同期をと
っていた。
た位相で入力してくる信号を同一のクロックにしたがっ
て再生するため、各入力信号の位相を調整して同期をと
っていた。
第４図はビット位相同期回路の従来例を示す構成図、第
５図は第４図の従来例でのクロック信号ＣＬＫＯに対す
るデータ取込みを説明する図である。
５図は第４図の従来例でのクロック信号ＣＬＫＯに対す
るデータ取込みを説明する図である。
入力信号Ｄｌｎは遅延時間の設定用として設けられたバ
ッファ列ＢＵＦの各段から切換えスイッチＳＷに入力さ
れる。切換えスイッチＳＷは制御信号Ｓｃにより入力信
号Ｄｉｎの切換え接続を行う。
ッファ列ＢＵＦの各段から切換えスイッチＳＷに入力さ
れる。切換えスイッチＳＷは制御信号Ｓｃにより入力信
号Ｄｉｎの切換え接続を行う。
３個のフリップフロップＦＦ４．ＦＦ６．ＦＦ６は切換
えスイッチＳＷの出力側にそれぞれのデータ入力端子り
が並列接続されており、各クロック端子Ｃに入力される
クロック信号ＣＬＫＯの立上り時に、それぞれのデータ
入力端子りから入力されたデータがラッチされ、Ｑ端子
から取込み値Ｓ＋ 、Ｓ２ 、Ｓｓとして出力される。
えスイッチＳＷの出力側にそれぞれのデータ入力端子り
が並列接続されており、各クロック端子Ｃに入力される
クロック信号ＣＬＫＯの立上り時に、それぞれのデータ
入力端子りから入力されたデータがラッチされ、Ｑ端子
から取込み値Ｓ＋ 、Ｓ２ 、Ｓｓとして出力される。
なお、フリップフロップＦＦ６およびＦＦ６のクロック
信号ＣＬＫｏは、遅延回路ＤＬ、およびＤＬ２によって
遅延時間でだけ前段のフリップフロップＦ Ｆ ４およ
びＦＦ、よりそれぞれ位相がずれる。
信号ＣＬＫｏは、遅延回路ＤＬ、およびＤＬ２によって
遅延時間でだけ前段のフリップフロップＦ Ｆ ４およ
びＦＦ、よりそれぞれ位相がずれる。
また、フリップフロップＦＦ、の取込み値ｓ２は同時に
出力信号り。ｕｔとされる。
出力信号り。ｕｔとされる。
そこで、入力信号Ｄｉｎが入力されると、不図示の制御
回路により取込み値ｓ１およびｓ３を比較して、Ｓ ＋
＝ Ｓ ｓとなったとき、入力信号Ｄｉｎとクロック
信号ＣＬ Ｋ ｏとの位相同期がとれていると判断し、
取込み値ｓ２を再生した出力信号Ｄ ｏｕｔとして出力
する。５Ｉｆ−８３の場合は、制御信号Ｓｃで切換えス
イッチＳＷを切換えて入力信号Ｄｉｎに順次一定値ごと
の遅延を与え、５１＝８３となるまでこれを繰返すよう
にしている。
回路により取込み値ｓ１およびｓ３を比較して、Ｓ ＋
＝ Ｓ ｓとなったとき、入力信号Ｄｉｎとクロック
信号ＣＬ Ｋ ｏとの位相同期がとれていると判断し、
取込み値ｓ２を再生した出力信号Ｄ ｏｕｔとして出力
する。５Ｉｆ−８３の場合は、制御信号Ｓｃで切換えス
イッチＳＷを切換えて入力信号Ｄｉｎに順次一定値ごと
の遅延を与え、５１＝８３となるまでこれを繰返すよう
にしている。
（参照、Ｐｒｏｃ、 Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｚ
ｕｒｉｃｈ Ｓｅｍ１ｎａｒｏｎ Ｄｉｇｉｔａｌ Ｃ
ｏｍｍｕｎｉｃａｔｉｏｎｓ、 １９８Ｂ、 Ｃ４，１
−Ｃ４，４）［発明が解決しようとする課題］ 上述した従来例は、フリップフロップＦＦ４およびＦＦ
、の取込み値が５ｌ＝３３となるまで入力信号Ｄｉｎに
対して１つづつ遅延値を変える構成のため、位相差検出
回路や最適遅延値設定回路の構成が複雑となり、その都
度Ｓ ＋ ＝ Ｓ ｓになるように入力信号の遅延時間
を設定しなければならないので、位相差を検出してから
安定させるまでに時間がかかるという欠点がある。
ｕｒｉｃｈ Ｓｅｍ１ｎａｒｏｎ Ｄｉｇｉｔａｌ Ｃ
ｏｍｍｕｎｉｃａｔｉｏｎｓ、 １９８Ｂ、 Ｃ４，１
−Ｃ４，４）［発明が解決しようとする課題］ 上述した従来例は、フリップフロップＦＦ４およびＦＦ
、の取込み値が５ｌ＝３３となるまで入力信号Ｄｉｎに
対して１つづつ遅延値を変える構成のため、位相差検出
回路や最適遅延値設定回路の構成が複雑となり、その都
度Ｓ ＋ ＝ Ｓ ｓになるように入力信号の遅延時間
を設定しなければならないので、位相差を検出してから
安定させるまでに時間がかかるという欠点がある。
本発明の目的は、安定するまで短時間で済み、簡単な回
路構成のビット位相同期回路を提供することにある。
路構成のビット位相同期回路を提供することにある。
本発明のビット位相同期回路は、請求項１のものは占有
率が５０％の第１のクロック信号の供給手段と、第１の
クロック信号と周期が等しく、給手段と、第１のクロッ
ク信号をデータ入力端子に、前記入力信号をクロック端
子に入力して、該入力信号の信号レベルの立上りまたは
立下り時に、入力された第１のクロック信号をラッチす
る第１のフリップフロップと、第２のクロック信号を反
転するインバータと、予め、第１のフリップフロップよ
り出力されるラッチされた第１のクロック信号の高低レ
ベルにより出力されるラッチされた第１のそれぞれと、
第２のクロッ−号と前記インへ−夕の出力するクロック
信号との２個のクロック信号のいずれか一方または他方
との対応が設定されており、選択制御端子に入力された
該フリップフロップの１−１」力レベルにより入力され
た前記２個のクロック信号中から対応する１個のクロッ
ク信号を選択するセレクタと、前記入力信号をデータ入
力端子に、また前記セレクタの出力したクロック信号を
クロック端子に入力して、該クロック信号の立上りまた
は立下り時に、入力された前記入力信号をラッチする第
２のフリップフロップとを有している。
率が５０％の第１のクロック信号の供給手段と、第１の
クロック信号と周期が等しく、給手段と、第１のクロッ
ク信号をデータ入力端子に、前記入力信号をクロック端
子に入力して、該入力信号の信号レベルの立上りまたは
立下り時に、入力された第１のクロック信号をラッチす
る第１のフリップフロップと、第２のクロック信号を反
転するインバータと、予め、第１のフリップフロップよ
り出力されるラッチされた第１のクロック信号の高低レ
ベルにより出力されるラッチされた第１のそれぞれと、
第２のクロッ−号と前記インへ−夕の出力するクロック
信号との２個のクロック信号のいずれか一方または他方
との対応が設定されており、選択制御端子に入力された
該フリップフロップの１−１」力レベルにより入力され
た前記２個のクロック信号中から対応する１個のクロッ
ク信号を選択するセレクタと、前記入力信号をデータ入
力端子に、また前記セレクタの出力したクロック信号を
クロック端子に入力して、該クロック信号の立上りまた
は立下り時に、入力された前記入力信号をラッチする第
２のフリップフロップとを有している。
請求項２のものは、請求項１のものにおいて前記第２の
フリップフロップの出力信号をデータ入力端子に、また
前記第１のクロック信号をクロック端子に入力して、該
クロック信号の信号レベルの立上りまたは立下り時に、
入力された信号をラッチする第３のフリップフロップを
有している。
フリップフロップの出力信号をデータ入力端子に、また
前記第１のクロック信号をクロック端子に入力して、該
クロック信号の信号レベルの立上りまたは立下り時に、
入力された信号をラッチする第３のフリップフロップを
有している。
請求項３のものは、請求項１または２のものにおいて外
部より設定許可信号が入力されたときのみ、前記セレク
タによる選択を許可し、設定許可信号が入力されないと
きはセレクタの選択内容の変更を禁止する手段を有して
いる。
部より設定許可信号が入力されたときのみ、前記セレク
タによる選択を許可し、設定許可信号が入力されないと
きはセレクタの選択内容の変更を禁止する手段を有して
いる。
請求項４のものは、請求項１ないし３のいずれかのもの
において前記第１のフリップフロップのデータ出力端子
側に設置されて、第１のフリップフロップの出力データ
をデータ入力端子に、また前記入力信号をクロック端子
に入力し、クロック端子に入力された前記入力信号のｎ
回（ｎは正整数）の立上りまたは立下りの期間中、デー
タ入力端子に入力された信号の変化が無い場合にのみ、
人力された信号を前記セレクタの選択制御端子に送出す
る保護回路を有している。
において前記第１のフリップフロップのデータ出力端子
側に設置されて、第１のフリップフロップの出力データ
をデータ入力端子に、また前記入力信号をクロック端子
に入力し、クロック端子に入力された前記入力信号のｎ
回（ｎは正整数）の立上りまたは立下りの期間中、デー
タ入力端子に入力された信号の変化が無い場合にのみ、
人力された信号を前記セレクタの選択制御端子に送出す
る保護回路を有している。
［作用］
相がずれた２個のクロック信号を用いて入力信号の立上
りまたは立下り時に一方のクロック信号をラッチし、そ
のラッチ結果により他方のクロック信号またはそのクロ
ック信号の反転した信号を選択して、この選択したクロ
ック信号で入力信号をラッチすることにより、受信装置
側のクロックに同期したデータを出力することができる
。
りまたは立下り時に一方のクロック信号をラッチし、そ
のラッチ結果により他方のクロック信号またはそのクロ
ック信号の反転した信号を選択して、この選択したクロ
ック信号で入力信号をラッチすることにより、受信装置
側のクロックに同期したデータを出力することができる
。
請求項２のものは請求項１のものにおいて、入力信号で
ラッチするクロック信号を受信装置側のクロックとする
場合に、再度該クロック信号で出力データをラッチする
ことにより受信装置側のクロックに同期したデータを出
力することができる。
ラッチするクロック信号を受信装置側のクロックとする
場合に、再度該クロック信号で出力データをラッチする
ことにより受信装置側のクロックに同期したデータを出
力することができる。
請求項３のものは請求項１または２のものにおいて、外
部より設定許可信号を用いて、−旦、クロック信号を選
択した後その変更を許さず、雑音等の影響を受けないよ
うに防止することができる。
部より設定許可信号を用いて、−旦、クロック信号を選
択した後その変更を許さず、雑音等の影響を受けないよ
うに防止することができる。
請求項４のものは請求項１ないし３のいずれかのものに
おいて、セレクタの選択制御信号の入力端子の前に保護
回路を設けることにより、クロック信号選択時の入力信
号の一時的なゆらぎに対して大きな余裕度を持ち、クロ
ック信号の誤った選択を防ぐことができる。
おいて、セレクタの選択制御信号の入力端子の前に保護
回路を設けることにより、クロック信号選択時の入力信
号の一時的なゆらぎに対して大きな余裕度を持ち、クロ
ック信号の誤った選択を防ぐことができる。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のビット位相同期回路の一実施例の構成
を示す回路図、第２図（ａ）、（ｂ）はそれぞれ、クロ
ック信号ＣＬＫ、と入力信号ＤｌｎとセレクタＳＥＬか
らのデータ３の位相関係を示す図、第３図は本実施例の
動作を示すタイミングチャートである。
を示す回路図、第２図（ａ）、（ｂ）はそれぞれ、クロ
ック信号ＣＬＫ、と入力信号ＤｌｎとセレクタＳＥＬか
らのデータ３の位相関係を示す図、第３図は本実施例の
動作を示すタイミングチャートである。
第３図に示すように、受信装置側のクロック信号である
クロック信号ＣＬ Ｋ ＋に対してクロックおり、占有
率はいずれも５０％である。フリップフロップＦＦＩは
そのデータ入力端子りにクロック信号ＣＬ Ｋ ＋が、
また、クロック端子Ｃにタイミング情報を含む入力信号
Ｄｉｎがそれぞれ入力されて、その立上り点で入力され
たクロック信号ＣＬＫ、をラッチしてデータ１を出方す
る。保護回路ＰＲＴはそのデータ入力端子りにデータ１
が、また、クロック端子Ｃに前記入力信号Ｄｉｎがそれ
ぞれ入力されて、入力信号Ｄｌｎの立下り時にデータ１
をラッチし、ラッチ結果が連続２回、同一レベルのとき
ラッチ結果をデータ２として出力する。セレクタＳＥＬ
はその選択制御端子Ｓにデータ２が、また、データ入力
端子り。＋ＤＩのそれぞれにインバータＮＯＴを介する
クロック信号ＣＬ Ｋ ２の反転信号とクロック信号Ｃ
Ｌ Ｋ ２が入力され、かつ、予め次の表１に示すデー
タ２とデータ３との対応関係が設定されており、入力さ
れたデータ２に対応するデータ３を出力する。
クロック信号ＣＬ Ｋ ＋に対してクロックおり、占有
率はいずれも５０％である。フリップフロップＦＦＩは
そのデータ入力端子りにクロック信号ＣＬ Ｋ ＋が、
また、クロック端子Ｃにタイミング情報を含む入力信号
Ｄｉｎがそれぞれ入力されて、その立上り点で入力され
たクロック信号ＣＬＫ、をラッチしてデータ１を出方す
る。保護回路ＰＲＴはそのデータ入力端子りにデータ１
が、また、クロック端子Ｃに前記入力信号Ｄｉｎがそれ
ぞれ入力されて、入力信号Ｄｌｎの立下り時にデータ１
をラッチし、ラッチ結果が連続２回、同一レベルのとき
ラッチ結果をデータ２として出力する。セレクタＳＥＬ
はその選択制御端子Ｓにデータ２が、また、データ入力
端子り。＋ＤＩのそれぞれにインバータＮＯＴを介する
クロック信号ＣＬ Ｋ ２の反転信号とクロック信号Ｃ
Ｌ Ｋ ２が入力され、かつ、予め次の表１に示すデー
タ２とデータ３との対応関係が設定されており、入力さ
れたデータ２に対応するデータ３を出力する。
表 １
フリップフロップＦ Ｆ ２
はそのデータ入力端子Ｄ
に前記入力信号Ｄｉｎが、また、クロック端子Ｃにデー
タ３がそれぞれ入力され、データ３の立上りで入力信号
Ｄｉｎをラッチしてデータ４を出力する。フリップフロ
ップＦＦ、はそのデータ入力端子りにデータ４が入力さ
れ、クロック端子Ｃに入力されるクロック信号ＣＬＫＩ
の立上り時にデータ４をラッチして出力信号り。ｕｔと
して送出する。
タ３がそれぞれ入力され、データ３の立上りで入力信号
Ｄｉｎをラッチしてデータ４を出力する。フリップフロ
ップＦＦ、はそのデータ入力端子りにデータ４が入力さ
れ、クロック端子Ｃに入力されるクロック信号ＣＬＫＩ
の立上り時にデータ４をラッチして出力信号り。ｕｔと
して送出する。
次に、本実施例の動作を第３図を参照して説明する。
時刻ｔｌにおいて、入力信号Ｄｌｎの立上り時のフリッ
プフロップＦ Ｆ １によるクロック信号ＣＬＫ１のラ
ッチ結果（データ１）は高レベル（Ｈとする）となる。
プフロップＦ Ｆ １によるクロック信号ＣＬＫ１のラ
ッチ結果（データ１）は高レベル（Ｈとする）となる。
引続いて時刻ｔ２およびｔ３での入力信号Ｄｅｎの立下
りと立上りに対しては保護回路ＰＲＴは応答せず、時刻
ｔ４での入力信号Ｄｌｎの２回目の立下り時にＨレベル
のデータ１をラッチして、データ２として出力する。デ
ータ２はＨレベルにあり、セレクタＳＥＬは表１の対応
にしたがってデータ入力端子り。側のクロック信号ＣＬ
Ｋ ２を選択し、データ３として出力する。
りと立上りに対しては保護回路ＰＲＴは応答せず、時刻
ｔ４での入力信号Ｄｌｎの２回目の立下り時にＨレベル
のデータ１をラッチして、データ２として出力する。デ
ータ２はＨレベルにあり、セレクタＳＥＬは表１の対応
にしたがってデータ入力端子り。側のクロック信号ＣＬ
Ｋ ２を選択し、データ３として出力する。
そこで、時刻ｔ６でデータ３（クロック信号ＣＬＫ２
）の立上りにより、そのときの入力信号Ｄｉｎがラッチ
され、以後、クロック信号ＣＬＫ２の立上り毎に入力信
号Ｄｉｎがラッチされてデータ４として出力される。時
刻ｔ５よりクロック信号ＣＬ Ｋ ２より一周期遅れた
時刻ｔ６にクロック化号ＣＬ Ｋ ＋が立上り、フリッ
プフロップＦ Ｆ ｓによりデータ４がラッチされ、以
後、受信装置側のクロック信号ＣＬＫＩに同期して出力
信号Ｄ ｏｕｔが送出される。
）の立上りにより、そのときの入力信号Ｄｉｎがラッチ
され、以後、クロック信号ＣＬＫ２の立上り毎に入力信
号Ｄｉｎがラッチされてデータ４として出力される。時
刻ｔ５よりクロック信号ＣＬ Ｋ ２より一周期遅れた
時刻ｔ６にクロック化号ＣＬ Ｋ ＋が立上り、フリッ
プフロップＦ Ｆ ｓによりデータ４がラッチされ、以
後、受信装置側のクロック信号ＣＬＫＩに同期して出力
信号Ｄ ｏｕｔが送出される。
本実施例は請求項２に従属する請求項４の場合について
説明したが、もし、受信装置側のクロック信号としてク
ロック信号ＣＬ Ｋ ２を用いる場合は、フリップフロ
ップＦ Ｆ ｓを省いてデータ４をそのまま出力信号り
。ｕｔとして使用すればよい（請求項１の場合）。さら
に、設定許可信号を用いる場合は、保護回路ＰＲＴある
いはフリップフロップＦ Ｆ １のクロック端子Ｃの前
段にゲート回路を設け、設定許可信号が入力された時の
み入力信号Ｄｉｎが保護回路ＰＲＴあるいはフリップフ
ロップＦ Ｆ ｒのクロック端子Ｃに入力されるように
すればよいことは明らかである（請求・項３の場合）。
説明したが、もし、受信装置側のクロック信号としてク
ロック信号ＣＬ Ｋ ２を用いる場合は、フリップフロ
ップＦ Ｆ ｓを省いてデータ４をそのまま出力信号り
。ｕｔとして使用すればよい（請求項１の場合）。さら
に、設定許可信号を用いる場合は、保護回路ＰＲＴある
いはフリップフロップＦ Ｆ １のクロック端子Ｃの前
段にゲート回路を設け、設定許可信号が入力された時の
み入力信号Ｄｉｎが保護回路ＰＲＴあるいはフリップフ
ロップＦ Ｆ ｒのクロック端子Ｃに入力されるように
すればよいことは明らかである（請求・項３の場合）。
このようにして、いずれの実施例においても、第２図（
ａ）に示すように、入力信号Ｄｉｎの立上りがクロック
信号ＣＬ Ｋ ＋のＨレベルの期間Ａにあるときはデー
タ３としてクロック信号ＣＬ Ｋ ２を選択し、一方、
第２図（ｂ）に示すように、入力信号Ｄｉｎの立上りが
クロック信号ＣＬＫ、の低レベル（Ｌとする）の期間Ｂ
にあるときはデータ３としてクロック信号ＣＬＫ２を選
択するので、フリップフロップＦＦ、は確実に入力信号
Ｄｉｎを選択されたクロック信号でラッチすることがで
きる。
ａ）に示すように、入力信号Ｄｉｎの立上りがクロック
信号ＣＬ Ｋ ＋のＨレベルの期間Ａにあるときはデー
タ３としてクロック信号ＣＬ Ｋ ２を選択し、一方、
第２図（ｂ）に示すように、入力信号Ｄｉｎの立上りが
クロック信号ＣＬＫ、の低レベル（Ｌとする）の期間Ｂ
にあるときはデータ３としてクロック信号ＣＬＫ２を選
択するので、フリップフロップＦＦ、は確実に入力信号
Ｄｉｎを選択されたクロック信号でラッチすることがで
きる。
［発明の効果］
れた２個のクロック信号を用い、入力信号の立上りまた
は立下り時に１方のクロック信号をラッチして、そのラ
ッチ結果により他方のクロック信号またはそのクロッ−
号の反転信号を選択し、選択し、−クロック信号で入力
信号をラッチすることにょｈ、受信装置側のクロックに
位相が合ったデー タを出力することができ、構成が簡
単で安定まで短時間ですむビット位相同期回路を提供（
きる効果がある。さらに設定許可信号を設けることによ
り、−旦、設定したクロック信号をその後の入力信号の
雑音等の影響から保護することができ、また、保護回路
を設けることにより、クロック信号選択時の入力信号の
一時的なゆらぎに対して大きな余裕度を持ち、クロック
信号の誤った選択を防ぐことができる効果がある。
は立下り時に１方のクロック信号をラッチして、そのラ
ッチ結果により他方のクロック信号またはそのクロッ−
号の反転信号を選択し、選択し、−クロック信号で入力
信号をラッチすることにょｈ、受信装置側のクロックに
位相が合ったデー タを出力することができ、構成が簡
単で安定まで短時間ですむビット位相同期回路を提供（
きる効果がある。さらに設定許可信号を設けることによ
り、−旦、設定したクロック信号をその後の入力信号の
雑音等の影響から保護することができ、また、保護回路
を設けることにより、クロック信号選択時の入力信号の
一時的なゆらぎに対して大きな余裕度を持ち、クロック
信号の誤った選択を防ぐことができる効果がある。
第１図は本発明のビット位相同期回路の一実施例の構成
を示す回路図、第２図（ａ） 、 （ｂ）はそれぞれ、
クロック信号ＣＬＫＩ と入力信号ＤｅｎとセレクタＳ
ＥＬからのデータ３の位相関係を示す図、第３図は本実
施例の動作を示すタイミングチャー５ ト、第４図はビット位相同期回路の従来例を示す構成図
、第５図は第４図のクロック信号ＣＬＫ、）に対するデ
ータ取込みの説明図である。 ＦＦ、、ＦＦ２．ＦＦ３・・・フリップフロップ、ＰＲ
Ｔ・・・保護回路、 Ｓ Ｅ Ｌ・・・セレクタ、 ＮＯＴ・・・インバータ、 ＣＬ Ｋ ＋ ＣＬ Ｋ ２・・・クロック信号、１
２３４・・・データ、 Ｄｌｎ ・・・入力信号、 Ｄ ｏｕｔ・・・出力信号、 ＤＤｏ、］）＋・・・データ入力端子、Ｑ・・・データ
出力端子、 Ｃ・・・クロック端子、 Ｓ・・・選択制御端子。
を示す回路図、第２図（ａ） 、 （ｂ）はそれぞれ、
クロック信号ＣＬＫＩ と入力信号ＤｅｎとセレクタＳ
ＥＬからのデータ３の位相関係を示す図、第３図は本実
施例の動作を示すタイミングチャー５ ト、第４図はビット位相同期回路の従来例を示す構成図
、第５図は第４図のクロック信号ＣＬＫ、）に対するデ
ータ取込みの説明図である。 ＦＦ、、ＦＦ２．ＦＦ３・・・フリップフロップ、ＰＲ
Ｔ・・・保護回路、 Ｓ Ｅ Ｌ・・・セレクタ、 ＮＯＴ・・・インバータ、 ＣＬ Ｋ ＋ ＣＬ Ｋ ２・・・クロック信号、１
２３４・・・データ、 Ｄｌｎ ・・・入力信号、 Ｄ ｏｕｔ・・・出力信号、 ＤＤｏ、］）＋・・・データ入力端子、Ｑ・・・データ
出力端子、 Ｃ・・・クロック端子、 Ｓ・・・選択制御端子。
Claims (1)
- 【特許請求の範囲】 １、同期式信号伝送回路の受信側で入力信号のビット同
期をとるビット位相同期回路であって、占有率が５０％
の第１のクロック信号の供給手段と、 第１のクロック信号と周期が等しく、かつ１／４周期位
相がずれた第２のクロック信号の供給手段と、 第１のクロック信号をデータ入力端子に、前記入力信号
をクロック端子に入力して、該入力信号の信号レベルの
立上りまたは立下り時に、入力された第１のクロック信
号をラッチする第１のフリップフロップと、 第２のクロック信号を反転するインバータと、予め、第
１のフリップフロップより出力されるラッチされた第１
のクロック信号の高低レベルによる２状態のそれぞれと
、第２のクロック信号と前記インバータの出力するクロ
ック信号との２個のクロック信号のいずれか一方または
他方との対応が設定されており、選択制御端子に入力さ
れた該フリップフロップの出力レベルにより入力された
前記２個のクロック信号中から対応する１個のクロック
信号を選択するセレクタと、 前記入力信号をデータ入力端子に、また前記セレクタの
出力したクロック信号をクロック端子に入力して、該ク
ロック信号の立上りまたは立下り時に、入力された前記
入力信号をラッチする第２のフリップフロップとを有す
るビット位相同期回路。 ２、前記第２のフリップフロップの出力信号をデータ入
力端子に、また前記第１のクロック信号をクロック端子
に入力して、該クロック信号の信号レベルの立上りまた
は立下り時に、入力された信号をラッチする第３のフリ
ップフロップを有する請求項１記載のビット位相同期回
路。 ３、外部より設定許可信号が入力されたときのみ、前記
セレクタによる選択を許可し、設定許可信号が入力され
ないときはセレクタの選択内容の変更を禁止する手段を
有する請求項１または２記載のビット位相同期回路。 ４、前記第１のフリップフロップのデータ出力端子側に
設置されて、第１のフリップフロップの出力データをデ
ータ入力端子に、また前記入力信号をクロック端子に入
力し、クロック端子に入力された前記入力信号のｎ回（
ｎは正整数）の立上りまたは立下りの期間中、データ入
力端子に入力された信号の変化が無い場合にのみ、入力
された信号を前記セレクタの選択制御端子に送出する保
護回路を有する請求項１ないし３のいずれかの項記載の
ビット位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252066A JP2769530B2 (ja) | 1989-09-29 | 1989-09-29 | ビット位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252066A JP2769530B2 (ja) | 1989-09-29 | 1989-09-29 | ビット位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03117128A true JPH03117128A (ja) | 1991-05-17 |
| JP2769530B2 JP2769530B2 (ja) | 1998-06-25 |
Family
ID=17232079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1252066A Expired - Fee Related JP2769530B2 (ja) | 1989-09-29 | 1989-09-29 | ビット位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2769530B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5963835A (ja) * | 1982-10-04 | 1984-04-11 | Hitachi Ltd | ビツト同期回路 |
-
1989
- 1989-09-29 JP JP1252066A patent/JP2769530B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5963835A (ja) * | 1982-10-04 | 1984-04-11 | Hitachi Ltd | ビツト同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2769530B2 (ja) | 1998-06-25 |
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