JPH027736A - ビット位相同期回路 - Google Patents
ビット位相同期回路Info
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- JPH027736A JPH027736A JP63156916A JP15691688A JPH027736A JP H027736 A JPH027736 A JP H027736A JP 63156916 A JP63156916 A JP 63156916A JP 15691688 A JP15691688 A JP 15691688A JP H027736 A JPH027736 A JP H027736A
- Authority
- JP
- Japan
- Prior art keywords
- input
- clock
- signal
- flip
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はビット位相同期回路に関し、特に交換機の通話
路装置におけるビット位相同期回路に関する。
路装置におけるビット位相同期回路に関する。
従来、この種のビット位相同期回路は、それぞ異なった
位相で入力してくる信号を同一のクロックにしたがって
再生するため、各入力信号の位相を調整して同期をとっ
ていた。
位相で入力してくる信号を同一のクロックにしたがって
再生するため、各入力信号の位相を調整して同期をとっ
ていた。
第５図はビット位相同期回路の従来例を示す構成図、第
６図は第５図の従来例でのクロック信号ＣＬＫ０に対す
るデータ取込みを説明する図である。
６図は第５図の従来例でのクロック信号ＣＬＫ０に対す
るデータ取込みを説明する図である。
入力信号Ｄ ｉｎは遅延時間の設定用として設けられた
バッファ列５４の各段から切換えスイッチ５５に入力さ
れる。切換えスイッチ５５は制御信号Ｓｃにより入力信
号Ｄ ｉｎの切換え接続を行う。３個のフリップフロッ
プ５１．５２．５３は切換えスイッチ５５の出力側にそ
れぞれのデータ入力端子りが並列接続されており、各ク
ロック端子Ｃに入力されるクロックイ８号ＣＬに。の立
上がり時に、それぞれのデータ入力端子りから入力され
たデータがラッチされ、Ｑ端子から取込み値Ｓ、、Ｓ２
．Ｓ３として出力される。なお、フリップフロップ５２
および５３のクロック信号ＣＬに。は、遅延回路５６お
よび５７によって遅延時間でだけ前段のフリップフロッ
プ５１および５２より位相がずれる。また、フリップフ
ロップ５２の取込み値Ｓ２は同時に出力信号Ｄ ｏｕｔ
とされる。
バッファ列５４の各段から切換えスイッチ５５に入力さ
れる。切換えスイッチ５５は制御信号Ｓｃにより入力信
号Ｄ ｉｎの切換え接続を行う。３個のフリップフロッ
プ５１．５２．５３は切換えスイッチ５５の出力側にそ
れぞれのデータ入力端子りが並列接続されており、各ク
ロック端子Ｃに入力されるクロックイ８号ＣＬに。の立
上がり時に、それぞれのデータ入力端子りから入力され
たデータがラッチされ、Ｑ端子から取込み値Ｓ、、Ｓ２
．Ｓ３として出力される。なお、フリップフロップ５２
および５３のクロック信号ＣＬに。は、遅延回路５６お
よび５７によって遅延時間でだけ前段のフリップフロッ
プ５１および５２より位相がずれる。また、フリップフ
ロップ５２の取込み値Ｓ２は同時に出力信号Ｄ ｏｕｔ
とされる。
そこで、入力信号Ｄ ｉｎが入力されると、不図示の制
御回路により取込み値Ｓ１およびＳｊを比較して、５Ｉ
＝５３となったとき、入力信号Ｄ ｉｎとクロック信号
ＣＬＫ０どの位相同期がとれていると判断し、取込み値
Ｓ２を再生した出力信号Ｄ ｏｕｔとして出力する。５
Ｉｆ−８３の場合は、制御信号Ｓｃで切換えスイッチ５
５を切換えて入力信号Ｄ ｉｎに順次一定値ごとの遅延
を与え、Ｓ。
御回路により取込み値Ｓ１およびＳｊを比較して、５Ｉ
＝５３となったとき、入力信号Ｄ ｉｎとクロック信号
ＣＬＫ０どの位相同期がとれていると判断し、取込み値
Ｓ２を再生した出力信号Ｄ ｏｕｔとして出力する。５
Ｉｆ−８３の場合は、制御信号Ｓｃで切換えスイッチ５
５を切換えて入力信号Ｄ ｉｎに順次一定値ごとの遅延
を与え、Ｓ。
Ｓｊとなるまてこれを繰返すようにしている。
（参照、 Ｐｒｏｃ、 ＩｎＬｅｒｎａＬｉｏｎａｌ
７．ｕｒｉｃｈ Ｓｅｍ１ｎａｒｏｎ Ｄｉｇ
ｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、 ＋９
８６． Ｃ４，１−Ｃ４，４）〔発明が解決しようと
する課題〕 上述した従来例は、フリップフロップ５１および５３の
取込み値がＳ、＝Ｓ３となるまで入力信号Ｄ ｉｎに対
して１つづつ遅延値を変える構成のため、位相差検出回
路や最適遅延値設定回路の構成が複雑となり、その都度
Ｓ、＝Ｓ３になるように入力信号の遅延時間を設定しな
ければならないので、位相差を検出してから安定させる
までに時間がかかり、クロックに同期し安定していた入
力信号が雑音等の影響でクロックから同期が外れた場合
、その都度５１＝Ｓ３になるように入力信号の遅延値を
設定しなければならないという欠点がある。
７．ｕｒｉｃｈ Ｓｅｍ１ｎａｒｏｎ Ｄｉｇ
ｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、 ＋９
８６． Ｃ４，１−Ｃ４，４）〔発明が解決しようと
する課題〕 上述した従来例は、フリップフロップ５１および５３の
取込み値がＳ、＝Ｓ３となるまで入力信号Ｄ ｉｎに対
して１つづつ遅延値を変える構成のため、位相差検出回
路や最適遅延値設定回路の構成が複雑となり、その都度
Ｓ、＝Ｓ３になるように入力信号の遅延時間を設定しな
ければならないので、位相差を検出してから安定させる
までに時間がかかり、クロックに同期し安定していた入
力信号が雑音等の影響でクロックから同期が外れた場合
、その都度５１＝Ｓ３になるように入力信号の遅延値を
設定しなければならないという欠点がある。
（課題を解決するための手段）
本発明のビット位相同期回路の請求項１のものは、
占有率か５０％で、川明が等しく、かつ、属用明ずつ順
に位相かずれている４個のクロック信号の供給手段と、 ４個のクロック信号のうち、位相か１／４周期ずれてい
る２個のクロック信号をそれぞれのデータ入力端子に、
また、タイミング情報を有する入力信号をそれぞれのク
ロック端子に入力して、該入力信号の信号レベルのσＦ
かりまたは立■がり時に入力されたクロック信号をラッ
チする第１および第２のフリップフロップと、 止め、４個のクロック信号と、第１および第２のフリッ
プフロップより出力されるラッチされた２個のクロック
信号の高低レベルの組合せによる４状態の対応が１対１
に設定されており、該２個のフリップフロップの出力レ
ベルの組合せにより、入力された４個のクロック信号中
から該当する１個のクロック信号を選択する第１のセレ
クタと、 前記入力信号をデータ入力端子に、また、第１のセレク
タの出力したクロック信号をクロック端子に入力して、
該クロック信号の立上かりまたは）γ下がり時に、入力
された入力信号をラッチする第３のフリップフロップと
、 第３のフリップフロップの出力を４分岐してそれぞれ入
力し、かつ、４個のクロック信号にそれぞれ対応してお
り、それぞれの対応するクロック信号と受信側のクロッ
クとの位相差たけ、入力された第３のフリップフロップ
の出力を８延させる４個の遅延回路と、 ４個の遅延回路の出力と、第１および第２のフリップフ
ロップより出力される２個のクロック信号の高低レベル
の組合せによる４状態の対応が１対１に設定されており
、該２個のフリップフロップの出力レベルの組合せによ
り、入力された４個の遅延回路の出力中から該当する１
個の出力を選択する第２のセレクタとをイｆしている。
に位相かずれている４個のクロック信号の供給手段と、 ４個のクロック信号のうち、位相か１／４周期ずれてい
る２個のクロック信号をそれぞれのデータ入力端子に、
また、タイミング情報を有する入力信号をそれぞれのク
ロック端子に入力して、該入力信号の信号レベルのσＦ
かりまたは立■がり時に入力されたクロック信号をラッ
チする第１および第２のフリップフロップと、 止め、４個のクロック信号と、第１および第２のフリッ
プフロップより出力されるラッチされた２個のクロック
信号の高低レベルの組合せによる４状態の対応が１対１
に設定されており、該２個のフリップフロップの出力レ
ベルの組合せにより、入力された４個のクロック信号中
から該当する１個のクロック信号を選択する第１のセレ
クタと、 前記入力信号をデータ入力端子に、また、第１のセレク
タの出力したクロック信号をクロック端子に入力して、
該クロック信号の立上かりまたは）γ下がり時に、入力
された入力信号をラッチする第３のフリップフロップと
、 第３のフリップフロップの出力を４分岐してそれぞれ入
力し、かつ、４個のクロック信号にそれぞれ対応してお
り、それぞれの対応するクロック信号と受信側のクロッ
クとの位相差たけ、入力された第３のフリップフロップ
の出力を８延させる４個の遅延回路と、 ４個の遅延回路の出力と、第１および第２のフリップフ
ロップより出力される２個のクロック信号の高低レベル
の組合せによる４状態の対応が１対１に設定されており
、該２個のフリップフロップの出力レベルの組合せによ
り、入力された４個の遅延回路の出力中から該当する１
個の出力を選択する第２のセレクタとをイｆしている。
請求項２のものは請求項１のものにおいて、第１と第２
のフリップフロップのクロック端子の入力端に、外部よ
り設定許可信号か入力されたときのみ該クロック端子へ
の入力信号の入力を許可する手段を有している。
のフリップフロップのクロック端子の入力端に、外部よ
り設定許可信号か入力されたときのみ該クロック端子へ
の入力信号の入力を許可する手段を有している。
請求項３のものは、請求項１のものにおいて、第１と第
２のフリップフロップそれぞれのデータ入力端子側に設
置されて、データ入力端子に４個のクロック信号中、位
相か属周期ずれている２個のクロック信号をそれぞれ入
力し、クロック端子に入力された補記入力信号の立■が
りまたは立下がりごとに入力されたクロック信号をラッ
チしシフトする複数段シフトレジスタと、 補記第１と第２のフリップフロップそれぞれのクロック
端子の入力端に設置されて、前記複数段シフトレジスタ
の各段の出力がそれぞれ一致し、かつ、補記設定許可信
号により許可されたときのみ、第１または第２のフリッ
プフロップにそれぞれ補記複数段シフトレジスタからの
入力をラッチさせる手段を有している。
２のフリップフロップそれぞれのデータ入力端子側に設
置されて、データ入力端子に４個のクロック信号中、位
相か属周期ずれている２個のクロック信号をそれぞれ入
力し、クロック端子に入力された補記入力信号の立■が
りまたは立下がりごとに入力されたクロック信号をラッ
チしシフトする複数段シフトレジスタと、 補記第１と第２のフリップフロップそれぞれのクロック
端子の入力端に設置されて、前記複数段シフトレジスタ
の各段の出力がそれぞれ一致し、かつ、補記設定許可信
号により許可されたときのみ、第１または第２のフリッ
プフロップにそれぞれ補記複数段シフトレジスタからの
入力をラッチさせる手段を有している。
本発明は、占有率か５０％で１／４周期ずつ順に位相が
ずれた４個のクロック信号を第１のセレクタに入力し、
４個のクロック信号のうち２個のクロ・ンク信号を入力
信号の信号レベルの立上かりまたはｉｆ−Ｆかり時に第
１および第２のフリップフロップでラッチして、このラ
ッチされたクロック信号レベルの組合せにより４個のク
ロック信号から、該当する１個のクロック信号を選択す
る。次に、このクロック信号を用いてラッチした入力信
号を４分岐し、それぞれを４個の遅延回路に入力させ、
各遅延回路は、Ｐめ設定されている自身の対応するクロ
ック信号と受信側クロックとの位相差に相当する遅延時
間たけ入力信号を遅延させ、第２のセレクタで第１のセ
レクタと同様に第１および第２のフリップフロップの出
力の組合せにしたがい、１該当１″る１個の遅延回路の
出力を選択することにより、受信装置側のクロックに同
期した出力信号を出力することかてきる。
ずれた４個のクロック信号を第１のセレクタに入力し、
４個のクロック信号のうち２個のクロ・ンク信号を入力
信号の信号レベルの立上かりまたはｉｆ−Ｆかり時に第
１および第２のフリップフロップでラッチして、このラ
ッチされたクロック信号レベルの組合せにより４個のク
ロック信号から、該当する１個のクロック信号を選択す
る。次に、このクロック信号を用いてラッチした入力信
号を４分岐し、それぞれを４個の遅延回路に入力させ、
各遅延回路は、Ｐめ設定されている自身の対応するクロ
ック信号と受信側クロックとの位相差に相当する遅延時
間たけ入力信号を遅延させ、第２のセレクタで第１のセ
レクタと同様に第１および第２のフリップフロップの出
力の組合せにしたがい、１該当１″る１個の遅延回路の
出力を選択することにより、受信装置側のクロックに同
期した出力信号を出力することかてきる。
請求項２のものは、請求項１のものにおいて、第１およ
び第２のフリップフロップのクロック端ｒ入力端に設置
した入力信号の入力許可手段を用いて、−旦、１個のク
ロック信号を選択したあとその変更を許さず、雑音等の
影響を受けないように防止することができる。
び第２のフリップフロップのクロック端ｒ入力端に設置
した入力信号の入力許可手段を用いて、−旦、１個のク
ロック信号を選択したあとその変更を許さず、雑音等の
影響を受けないように防止することができる。
請求項３のものは請求項１のものにおいて、第１および
第２のフリップフロップのデータ入力端子側にそれぞれ
複数段のシフトレジスタを設け、入力信号で段数の回数
だけシフトレジスタを駆動して、そのラッチ結果が同一
で、かつ、請求項３のものと同様の入力許可手段により
許可されたときのみ４個のクロック信号中から１個のク
ロック信号を選択できる。したがって、−旦、１個のク
ロック信号を選択したあと、入力許可手段を用いて保護
する直前の入力信号の雑音等により、選択したクロック
信号ガＨされるのを防止し、大きな余裕度を持つことが
できる。
第２のフリップフロップのデータ入力端子側にそれぞれ
複数段のシフトレジスタを設け、入力信号で段数の回数
だけシフトレジスタを駆動して、そのラッチ結果が同一
で、かつ、請求項３のものと同様の入力許可手段により
許可されたときのみ４個のクロック信号中から１個のク
ロック信号を選択できる。したがって、−旦、１個のク
ロック信号を選択したあと、入力許可手段を用いて保護
する直前の入力信号の雑音等により、選択したクロック
信号ガＨされるのを防止し、大きな余裕度を持つことが
できる。
（実施例〕
本発明の実施例について図面を参照して説明する。
第１図は本発明のビット位相同期回路の第１の実施例の
構成を示す回路図、′ｉ、２図はその動作を示すタイミ
ングチャートである。
構成を示す回路図、′ｉ、２図はその動作を示すタイミ
ングチャートである。
４個のクロック信号ＣＬＫ、、ＣＬに２゜ＣＬＫ３およ
びＣＬＫ４は周期か同一で、かつ、属周期ずつずれた位
相を有し、これらのクロック信号ＣＬＫ、〜ＣＬＫ、の
占有率は約０．５とされており、不図示のクロックジェ
ネレータから供給される。フリップフロップ１および２
はそれぞれ、データ入力端子りにクロック信号ＣＬＫ、
。
びＣＬＫ４は周期か同一で、かつ、属周期ずつずれた位
相を有し、これらのクロック信号ＣＬＫ、〜ＣＬＫ、の
占有率は約０．５とされており、不図示のクロックジェ
ネレータから供給される。フリップフロップ１および２
はそれぞれ、データ入力端子りにクロック信号ＣＬＫ、
。
ＣＬＫ２が入力されており、クロック端子Ｃにタイミン
グ情報を含む入力信号Ｄ ｉｎが入力されたとき、その
ｖＬ上かり点て入力されたクロック信号ＣＬＫ、、ＣＬ
に２をラッチし、ラッチしたデータ１１． ＋２をそれ
ぞれセレクタ３とセレクタ９に送出する。セレクタ３は
、４個のクロック信号ＣＬＫ、−ＣＬＫ、を入力してお
り、その中がら次の表１に示すフリップフロップ１およ
び２から入力されたデータ１１および１２のレベルの組
合せに対応する１個のクロック信号を選択して、クロッ
ク（３−ｑ＋３として出力する。
グ情報を含む入力信号Ｄ ｉｎが入力されたとき、その
ｖＬ上かり点て入力されたクロック信号ＣＬＫ、、ＣＬ
に２をラッチし、ラッチしたデータ１１． ＋２をそれ
ぞれセレクタ３とセレクタ９に送出する。セレクタ３は
、４個のクロック信号ＣＬＫ、−ＣＬＫ、を入力してお
り、その中がら次の表１に示すフリップフロップ１およ
び２から入力されたデータ１１および１２のレベルの組
合せに対応する１個のクロック信号を選択して、クロッ
ク（３−ｑ＋３として出力する。
フリップフロップ４は、そのデータ入力端子りに入力信
号Ｄ ｉｎが入力され、クロック端子Ｃに入力されたク
ロック信号１３の立上がりによりこれをラッチしてデー
タ１４を出力する。４個の遅延回路５，６，７．８はそ
れぞれデータ１４を入力し、かつ、それぞれクロック信
号ＣＬＫ、、ＣＬＫ２ＣＬ Ｋ ３． ＣＬ Ｋ ４に
対応して自身の対応するクロック信号とそのとき受信装
置で用いられているクロック（不図示）との位相差に相
当する遅延時間τ１．τ２．τ３．τ４を設定されてお
り、入力されたデータ１４を遅延させる。セレクタ９は
遅延回路５〜８それぞれから出力された遅延データＤＬ
、〜ＤＬ４を入力して、これらの中からセレクタ３と同
様に表１に示す入力されたデータ１１とデータ１２のレ
ベルの組合せに対応する１個の遅延データを選択し、出
力信号り。ｕｔとして出力する。なお、本実施例におい
てはクロック信号、ＣＬに、が受信装置のクロックと位
相を合せられているものとする。
号Ｄ ｉｎが入力され、クロック端子Ｃに入力されたク
ロック信号１３の立上がりによりこれをラッチしてデー
タ１４を出力する。４個の遅延回路５，６，７．８はそ
れぞれデータ１４を入力し、かつ、それぞれクロック信
号ＣＬＫ、、ＣＬＫ２ＣＬ Ｋ ３． ＣＬ Ｋ ４に
対応して自身の対応するクロック信号とそのとき受信装
置で用いられているクロック（不図示）との位相差に相
当する遅延時間τ１．τ２．τ３．τ４を設定されてお
り、入力されたデータ１４を遅延させる。セレクタ９は
遅延回路５〜８それぞれから出力された遅延データＤＬ
、〜ＤＬ４を入力して、これらの中からセレクタ３と同
様に表１に示す入力されたデータ１１とデータ１２のレ
ベルの組合せに対応する１個の遅延データを選択し、出
力信号り。ｕｔとして出力する。なお、本実施例におい
てはクロック信号、ＣＬに、が受信装置のクロックと位
相を合せられているものとする。
次に、本実施例の動作をタイミングチャートにより説明
する。
する。
時刻Ｌ０人入力外Ｄ ｉｎがレベル“Ｌ” （以下、単
に°“し”と称する）からレベル“Ｈ” （以下、単に
“Ｈ”と称する）に立上がると、その時点でのクロック
信号ＣＬＫ、およびＣＬＫ、はいずれも“Ｈ”であるた
め、フリップフロップ１および２はともに“Ｈ”状態を
ラッチしてデータＩＩ。
に°“し”と称する）からレベル“Ｈ” （以下、単に
“Ｈ”と称する）に立上がると、その時点でのクロック
信号ＣＬＫ、およびＣＬＫ、はいずれも“Ｈ”であるた
め、フリップフロップ１および２はともに“Ｈ”状態を
ラッチしてデータＩＩ。
１２を出力する。そこで、セレクタ３は表１よりＨ”の
データ１１および１２の組合せに対応するクロック信号
ＣＬＫ、を選択して、この時点では“Ｌ”のクロック信
号１３を出力する。一方、入力信号Ｄ ｉｎはＩ時刻Ｌ
０にフリップフロップ４に入力され、時刻１．に至り、
クロック信号１３は“Ｈ”に転じ、フリップフロップ４
がそのときの入力信号り、、（“Ｈ”）をラッチしてＨ
”のデータ１４を出力する。このデータＩ４は４分岐さ
れてそれぞれ遅延回路５，６．７．８に送出され、遅延
時間τ１．τ２．τ３．τ４だけ遅延されて遅延データ
Ｄ Ｌｌ 、Ｄ Ｌ７ 、 Ｄ Ｌ３ 、 Ｄ Ｌ４が
セレクタ９に入力される。セレクタ９はセレクタ３と同
様に表１に示された選択条件によりデータ１１か“Ｈ”
、データ１２か“°Ｈ”であるため、時ｆｌｌｌｔ＋よ
り遅延時間で４後の時刻し、に遅延回路８からの遅延デ
ータＤＬ４を選択し、以後、クロック信号ＣＬＫ、と同
期している出力信号り。ｕｔとして出力する。入力信号
Ｄ ｉｎの立上がり時刻により、表１から上述した“Ｈ
”−“Ｈ”以外の組合せにより別のクロックイ８号Ｃし
に１〜ＣＬＫ３が選択された場合も、同様にしてクロッ
ク信号ＣＬＫ、すなわち受信側のクロックに同期した出
力信号Ｄ Ｏｕｔを時刻ｔ、より取出すことかできるこ
とは容易に理解できる。また、表１のクロック信号ＣＬ
Ｋ、〜ＣＬＫ４とデータＩＩおよび１２の組合せの対応
関係は、入力信号Ｄ ｉｎか立上がった時点でレベルか
“Ｌ”であり、確実に次の立上がりが早急に得られるク
ロック信号が選択される。
データ１１および１２の組合せに対応するクロック信号
ＣＬＫ、を選択して、この時点では“Ｌ”のクロック信
号１３を出力する。一方、入力信号Ｄ ｉｎはＩ時刻Ｌ
０にフリップフロップ４に入力され、時刻１．に至り、
クロック信号１３は“Ｈ”に転じ、フリップフロップ４
がそのときの入力信号り、、（“Ｈ”）をラッチしてＨ
”のデータ１４を出力する。このデータＩ４は４分岐さ
れてそれぞれ遅延回路５，６．７．８に送出され、遅延
時間τ１．τ２．τ３．τ４だけ遅延されて遅延データ
Ｄ Ｌｌ 、Ｄ Ｌ７ 、 Ｄ Ｌ３ 、 Ｄ Ｌ４が
セレクタ９に入力される。セレクタ９はセレクタ３と同
様に表１に示された選択条件によりデータ１１か“Ｈ”
、データ１２か“°Ｈ”であるため、時ｆｌｌｌｔ＋よ
り遅延時間で４後の時刻し、に遅延回路８からの遅延デ
ータＤＬ４を選択し、以後、クロック信号ＣＬＫ、と同
期している出力信号り。ｕｔとして出力する。入力信号
Ｄ ｉｎの立上がり時刻により、表１から上述した“Ｈ
”−“Ｈ”以外の組合せにより別のクロックイ８号Ｃし
に１〜ＣＬＫ３が選択された場合も、同様にしてクロッ
ク信号ＣＬＫ、すなわち受信側のクロックに同期した出
力信号Ｄ Ｏｕｔを時刻ｔ、より取出すことかできるこ
とは容易に理解できる。また、表１のクロック信号ＣＬ
Ｋ、〜ＣＬＫ４とデータＩＩおよび１２の組合せの対応
関係は、入力信号Ｄ ｉｎか立上がった時点でレベルか
“Ｌ”であり、確実に次の立上がりが早急に得られるク
ロック信号が選択される。
第３図は本発明の第２の実施例の構成を示す回路図であ
る。
る。
本実施例は第１の実施例のフリップフロップ１および２
のクロック端子Ｃの入力端に、それぞれアントケート３
１とアントゲート３２を設置したもので、その２入力の
一方には入力信号Ｄ ｉｎが入力され、他方には設定許
可信号回路（不図示）から設定許可信号３３が入力され
て論理積がとられる。その他の構成はすべて第１の実施
例と同様であるので説明を省略する。したがって、設定
許可信号３３が“Ｈ”に設定されているときは、フリッ
プフロップ１．２はクロック信号ＣＬに、、ＣＬに２を
入力信号Ｄ ｉｎの立上がり点でラッチ可能であり、第
１の実施例と同様の動作によりクロック信号ＣＬＫＩ−
ＣＬＫ４の選択を行うが、設定許可信号３３が“し”に
設定されているときは、入力信号Ｄ ｉｎにより新たに
ラッチすることは不可能となり、現在のクロック信号１
３を保持し続ける。例えば、初めに設定許可信号３３を
“Ｈ”にして上述した方法で１個のクロック信号１３を
選択し、その後、“Ｌ”に設定しておけば、以降は入力
信号Ｄ ｉｎが雑音等の影響で立上がり点が変動しても
選択したクロックイ８号１３には影響を及ぼさないよう
にすることができる。
のクロック端子Ｃの入力端に、それぞれアントケート３
１とアントゲート３２を設置したもので、その２入力の
一方には入力信号Ｄ ｉｎが入力され、他方には設定許
可信号回路（不図示）から設定許可信号３３が入力され
て論理積がとられる。その他の構成はすべて第１の実施
例と同様であるので説明を省略する。したがって、設定
許可信号３３が“Ｈ”に設定されているときは、フリッ
プフロップ１．２はクロック信号ＣＬに、、ＣＬに２を
入力信号Ｄ ｉｎの立上がり点でラッチ可能であり、第
１の実施例と同様の動作によりクロック信号ＣＬＫＩ−
ＣＬＫ４の選択を行うが、設定許可信号３３が“し”に
設定されているときは、入力信号Ｄ ｉｎにより新たに
ラッチすることは不可能となり、現在のクロック信号１
３を保持し続ける。例えば、初めに設定許可信号３３を
“Ｈ”にして上述した方法で１個のクロック信号１３を
選択し、その後、“Ｌ”に設定しておけば、以降は入力
信号Ｄ ｉｎが雑音等の影響で立上がり点が変動しても
選択したクロックイ８号１３には影響を及ぼさないよう
にすることができる。
第４図は本発明の第３の実施例の構成を示す回路図であ
る。
る。
本実施例は第１の実施例のフリップフロップ１および２
のデータ入力端子りの入力側に、それぞれ、３段のシフ
トレジスタ４３．４４を備え、またフリップフロップ１
および２のクロック端子Ｃの入力端にそれぞれ、３入力
アンドゲート４１，４２を設置したものである。各シフ
トレジスタ４３．４４はそれぞれ、３個ずつのフリップ
フロップ４５１゜４５、 、４５３．およびフリップフ
ロップ４６＋ 、 ４６゜、４６３が直列に接続されて
構成されており、各フリップフロップ４５．〜４５６の
クロック端子Ｃには入力信号Ｄ ｉｎが入力され、各段
の出力はそれぞれ排他的ノアゲー１−４７．４８に入力
される。２個の３入力アンドゲート４１．４２は入力信
号Ｄ ｉｎと、第２の実施例と同様の設定許可信号３３
と、排他的ノアゲート４７．４８の出力をそれぞれ入力
している。その他の構成はすべて第１の実施例と同様で
あるので説明を省略する。したがって、入力信号りが入
力されると、各シフトレジスタ４３．４４はそれぞれ、
入力信号Ｄ ｉｎの３回の立上がり、すなわち“Ｌ”か
ら“Ｈ”への変化により、ラッチしたクロック信号ＣＬ
Ｋ、またはＣＬＫ、を順にシフトしてフリップフロップ
１または２に入力させる。
のデータ入力端子りの入力側に、それぞれ、３段のシフ
トレジスタ４３．４４を備え、またフリップフロップ１
および２のクロック端子Ｃの入力端にそれぞれ、３入力
アンドゲート４１，４２を設置したものである。各シフ
トレジスタ４３．４４はそれぞれ、３個ずつのフリップ
フロップ４５１゜４５、 、４５３．およびフリップフ
ロップ４６＋ 、 ４６゜、４６３が直列に接続されて
構成されており、各フリップフロップ４５．〜４５６の
クロック端子Ｃには入力信号Ｄ ｉｎが入力され、各段
の出力はそれぞれ排他的ノアゲー１−４７．４８に入力
される。２個の３入力アンドゲート４１．４２は入力信
号Ｄ ｉｎと、第２の実施例と同様の設定許可信号３３
と、排他的ノアゲート４７．４８の出力をそれぞれ入力
している。その他の構成はすべて第１の実施例と同様で
あるので説明を省略する。したがって、入力信号りが入
力されると、各シフトレジスタ４３．４４はそれぞれ、
入力信号Ｄ ｉｎの３回の立上がり、すなわち“Ｌ”か
ら“Ｈ”への変化により、ラッチしたクロック信号ＣＬ
Ｋ、またはＣＬＫ、を順にシフトしてフリップフロップ
１または２に入力させる。
フリップフロップ４５．−４５３の３個の出力、または
フリップフロップ４６宜〜４６３の３個の出力がそれぞ
れ一致しない場合は排他的ノアゲート４７または４８の
出力か”Ｌ”となり、アンドゲート４１．４２の入力も
それぞれ“し”となる。したがって、入力４ａ ”Ｆ
Ｄ ｉ ｎがフリップフロップｌおよび２のクロック入
力端子Ｃに入力できなくなり、フリップフロップ４５１
または４６．の出力をフリップフロップ１または２でラ
ッチできない。すなわち、入力信号Ｄ ｉｎで３回ラッ
チした結果が同一で、かつ、設定許可信号３３ｈ１“Ｈ
”のときのみ、入力信号Ｄ ｉｎの立上がり点でクロッ
ク信号ＣＬＫ。
フリップフロップ４６宜〜４６３の３個の出力がそれぞ
れ一致しない場合は排他的ノアゲート４７または４８の
出力か”Ｌ”となり、アンドゲート４１．４２の入力も
それぞれ“し”となる。したがって、入力４ａ ”Ｆ
Ｄ ｉ ｎがフリップフロップｌおよび２のクロック入
力端子Ｃに入力できなくなり、フリップフロップ４５１
または４６．の出力をフリップフロップ１または２でラ
ッチできない。すなわち、入力信号Ｄ ｉｎで３回ラッ
チした結果が同一で、かつ、設定許可信号３３ｈ１“Ｈ
”のときのみ、入力信号Ｄ ｉｎの立上がり点でクロッ
ク信号ＣＬＫ。
ＣＬＫ、をフリップフロップ１．２によりラッチでき、
４個のクロック信号ＣＬＫ、−ＣＬＫ４から１個のクロ
ックイ９号を選択することができる。
４個のクロック信号ＣＬＫ、−ＣＬＫ４から１個のクロ
ックイ９号を選択することができる。
本実施例は上述した第２の実施例のように、初めに１個
のクロック信号１３を選択し、その後設定許可信号３３
を“Ｌ”に設定することにより、以後、入力信号Ｄ ｉ
ｎが雑音等の影響を及ぼさないが、さらに、設定許可信
号３３を“Ｌ”に設定する直前に入力信号Ｄ ｉｎが雑
音等により立上がり点が変動し、そのため最適とならな
いクロック信号１３を選択してしまうことを防止するの
で、雑音等により入力信号り、。の立上がり点が変動し
ても連続して３回同一の変動レベル状態とならない限り
セレクタ３を制御することができない。したがって、ク
ロック信号選択時の一時的な入力信号Ｄ ｉｎのゆらぎ
に対して大きな余裕度を持つことができる。シフトレジ
スタの段数を増す程ゆらぎに対する余裕度は増加する。
のクロック信号１３を選択し、その後設定許可信号３３
を“Ｌ”に設定することにより、以後、入力信号Ｄ ｉ
ｎが雑音等の影響を及ぼさないが、さらに、設定許可信
号３３を“Ｌ”に設定する直前に入力信号Ｄ ｉｎが雑
音等により立上がり点が変動し、そのため最適とならな
いクロック信号１３を選択してしまうことを防止するの
で、雑音等により入力信号り、。の立上がり点が変動し
ても連続して３回同一の変動レベル状態とならない限り
セレクタ３を制御することができない。したがって、ク
ロック信号選択時の一時的な入力信号Ｄ ｉｎのゆらぎ
に対して大きな余裕度を持つことができる。シフトレジ
スタの段数を増す程ゆらぎに対する余裕度は増加する。
（発明の効果）
以上説明したように本発明は、４個のクロック信号を第
１のセレクタに入力して、一方、入力信号が到来したと
き４個のクロック信号中の２個のクロック信号を第１お
よび第２のフリップフロップでラッチして、その出力レ
ベルの組合せにより第１のセレクタにより４個のクロッ
ク信号中から該当する１個のクロック信号を選択し、こ
のクロック（Ｉ＜号を用いて入力信号をラッチし、これ
を再生するもので、ラッチした入力信号を４分岐してそ
れぞれを、予め受信装置側のクロックに位相を合わせる
ための遅延時間が４個のクロック時間に対応して与えら
れている４個の遅延回路に通し、第２のセレクタを用い
てそのときの前記出力レベルの組合せに対応するものを
選ぶことにより、入力信号がどのような位相で入力して
も、その位相に対応する適切なりロック信号が選択され
て、受信装置側のクロックに同期したデータを出力する
ので、構成が簡単で安定するまで短時間ですむビット位
相同期回路を提供できる効果がある。さらに、請求項２
のものは、第１と第２のフリップフロップのクロック端
子の入力端に入力信号の入力許可手段を設けることによ
り、−旦設定したクロック信号をその後の入力信号の雑
音等のＪＪ９９から保護することができ、請求項３のも
のは、第１と第２のデータ入力端子側に設けられた複数
段シフトレジスタと入力許可手段とを用いることにより
、クロック信号選択時の入力信号の時的なゆらぎに対し
て大きな余裕度を持ち、クロック信号の誤った選択を防
ぐとともに、以後の雑音に対しても選択したクロック信
号を保護することができる効果がある。
１のセレクタに入力して、一方、入力信号が到来したと
き４個のクロック信号中の２個のクロック信号を第１お
よび第２のフリップフロップでラッチして、その出力レ
ベルの組合せにより第１のセレクタにより４個のクロッ
ク信号中から該当する１個のクロック信号を選択し、こ
のクロック（Ｉ＜号を用いて入力信号をラッチし、これ
を再生するもので、ラッチした入力信号を４分岐してそ
れぞれを、予め受信装置側のクロックに位相を合わせる
ための遅延時間が４個のクロック時間に対応して与えら
れている４個の遅延回路に通し、第２のセレクタを用い
てそのときの前記出力レベルの組合せに対応するものを
選ぶことにより、入力信号がどのような位相で入力して
も、その位相に対応する適切なりロック信号が選択され
て、受信装置側のクロックに同期したデータを出力する
ので、構成が簡単で安定するまで短時間ですむビット位
相同期回路を提供できる効果がある。さらに、請求項２
のものは、第１と第２のフリップフロップのクロック端
子の入力端に入力信号の入力許可手段を設けることによ
り、−旦設定したクロック信号をその後の入力信号の雑
音等のＪＪ９９から保護することができ、請求項３のも
のは、第１と第２のデータ入力端子側に設けられた複数
段シフトレジスタと入力許可手段とを用いることにより
、クロック信号選択時の入力信号の時的なゆらぎに対し
て大きな余裕度を持ち、クロック信号の誤った選択を防
ぐとともに、以後の雑音に対しても選択したクロック信
号を保護することができる効果がある。
第１図は本発明のビット位相同期回路の第１の実施例の
構成を示す回路図、第２図はその動作を示すタイミング
チャート、第３図、第４図はそれぞれ、第２と第３の実
施例の構成を示す回路図、第５図はビット位相同期回路
の従来例を示す構成図、第６図は第５図の従来例でのク
ロック信号ＣＬＫ０に対するデータ取込みの説明図であ
る。 １．２．４・・・フリップフロップ、 ３．９−・・・・・・・・セレクタ、 ５．６，７．８−・・遅延回路、 τ１．τ２．τ３．τ４・・・遅延時間、Ｄ Ｌｌ 、
Ｄ し７． Ｄ Ｌ３ 、 Ｄ Ｌ４・・・遅延デ
ータＤ１・・・・・・入力信号、 Ｄ ｏｕｔ・・・出力信号、 ：＋１．３２．４１．４２−・・・・・アンドゲート、
３３・・・・・・・・・設定許可信号、４３、４４・・
・シフトレジスタ、 ４７、４８−・・排他的ノアゲート。
構成を示す回路図、第２図はその動作を示すタイミング
チャート、第３図、第４図はそれぞれ、第２と第３の実
施例の構成を示す回路図、第５図はビット位相同期回路
の従来例を示す構成図、第６図は第５図の従来例でのク
ロック信号ＣＬＫ０に対するデータ取込みの説明図であ
る。 １．２．４・・・フリップフロップ、 ３．９−・・・・・・・・セレクタ、 ５．６，７．８−・・遅延回路、 τ１．τ２．τ３．τ４・・・遅延時間、Ｄ Ｌｌ 、
Ｄ し７． Ｄ Ｌ３ 、 Ｄ Ｌ４・・・遅延デ
ータＤ１・・・・・・入力信号、 Ｄ ｏｕｔ・・・出力信号、 ：＋１．３２．４１．４２−・・・・・アンドゲート、
３３・・・・・・・・・設定許可信号、４３、４４・・
・シフトレジスタ、 ４７、４８−・・排他的ノアゲート。
Claims (1)
- 【特許請求の範囲】 １、同期式信号伝送回路の受信側で入力信号のビット同
期をとるビット位相同期回路であって、占有率が５０％
で、同期が等しく、かつ、１／４周期ずつ順に位相がず
れている４個のクロック信号の供給手段と、 ４個のクロック信号のうち、位相が１／４周期ずれてい
る２個のクロック信号をそれぞれのデータにゅう力端子
に、また、タイミング情報を有する入力信号をそれぞれ
のクロック端子に入力して、該入力信号の信号レベルの
立上がりまたは立下がり時に入力されたクロック信号を
ラッチする第１および第２のフリップフロップと、 予め、４個のクロック信号と、第１および第２のフリッ
プフロップより出力されるラッチされた２個のクロック
信号の高低レベルの組合せによる４状態の対応が１対１
に設定されており、該２個のフリップフロップの出力レ
ベルの組合せにより、入力された４個のクロック信号中
から該当する１個のクロック信号を選択する第１のセレ
クタと、 前記入力信号をデータ入力端子に、また、第１のセレク
タの出力したクロック信号をクロック端子に入力して、
該クロック信号の立上がりまたは立下がり時に、入力さ
れた入力信号をラッチする第３のフリップフロップと、 第３のフリップフロップの出力を４分岐してそれぞれ入
力し、かつ、４個のクロック信号にそれぞれ対応してお
り、それぞれの対応するクロック信号と受信側のクロッ
クとの位相差だけ、入力された第３のフリップフロップ
の出力を遅延させる４個の遅延回路と、 ４個の遅延回路の出力と、第１および第２のフリップフ
ロップより出力される２個のクロック信号の高低レベル
の組合せによる４状態の対応が１対１に設定されており
、該２個のフリップフロップの出力レベルの組合せによ
り、入力された４個の遅延回路の出力中から該当する１
個の出力を選択する第２のセレクタとを有するビット位
相同期回路。 ２、前記第１と第２のフリップフロップのクロック端子
の入力側に、外部より設定許可信号が入力されたときの
み該クロック端子への前記入力信号の入力を許可する手
段を有する請求項１記載のビット位相同期回路。 ３、前記第１と第２のフリップフロップそれぞれのデー
タ入力端子側に設置されて、データ入力端子に前記４個
のクロック信号中、位相が１／４周期ずれている２個の
クロック信号をそれぞれ入力し、クロック端子に入力さ
れた前記入力信号の立上がりまたは立下がりごとに入力
されたクロック信号をラッチしシフトする複数段シフト
レジスタと、前記第１と第２のフリップフロップそれぞ
れのクロック端子の入力側に設置されて、前記複数段シ
フトレジスタの各段の出力がそれぞれ一致し、かつ、前
記設定許可信号により許可されたときのみ、第１または
第２のフリップフロップにそれぞれ前記複数段シフトレ
ジスタからの入力をラッチさせる手段を有する請求項１
記載のビット位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156916A JPH027736A (ja) | 1988-06-27 | 1988-06-27 | ビット位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156916A JPH027736A (ja) | 1988-06-27 | 1988-06-27 | ビット位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027736A true JPH027736A (ja) | 1990-01-11 |
Family
ID=15638181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156916A Pending JPH027736A (ja) | 1988-06-27 | 1988-06-27 | ビット位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH027736A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5867541A (en) * | 1994-05-18 | 1999-02-02 | Hitachi, Ltd. | Method and system for synchronizing data having skew |
| CN103120895A (zh) * | 2013-02-12 | 2013-05-29 | 和田县绿海环保设备有限公司 | 一种烟气调质雾化酸碱综合反应塔 |
-
1988
- 1988-06-27 JP JP63156916A patent/JPH027736A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5867541A (en) * | 1994-05-18 | 1999-02-02 | Hitachi, Ltd. | Method and system for synchronizing data having skew |
| CN103120895A (zh) * | 2013-02-12 | 2013-05-29 | 和田县绿海环保设备有限公司 | 一种烟气调质雾化酸碱综合反应塔 |
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