JPH03118521A - 薄膜トランジスタマトリクスの製造方法 - Google Patents
薄膜トランジスタマトリクスの製造方法Info
- Publication number
- JPH03118521A JPH03118521A JP1256673A JP25667389A JPH03118521A JP H03118521 A JPH03118521 A JP H03118521A JP 1256673 A JP1256673 A JP 1256673A JP 25667389 A JP25667389 A JP 25667389A JP H03118521 A JPH03118521 A JP H03118521A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate
- gate metal
- insulating
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔概 要〕
液晶表示装置やエレクトロルミネッセンス等の駆動に用
いる薄膜トランジスタマトリクスの製造方法に関し、 ゲート電極とゲート絶縁膜との密着性を改善し、ゲート
絶縁膜のクラック発生を抑制することを目的とし、 絶縁性基板上に、Ｔｉ、Ｃｒ、Ｔａ、Ｃｏ、Ｎｔ、Ｃｕ
、Ｚｎ、Ｍｏ及びその合金のうちの少なくとも一つを含
むゲート金属膜を形成した後、該ゲート金属膜の上にＡ
Ｎ膜を形成し、次いで該Ａｌ膜を燐酸系エツチング液に
浸すことにより、ゲート電極表面にアルミナと前記ゲー
ト金属の酸化物との混合物層を形成する工程を含む構成
とする。 〔産業上の利用分野〕 本発明は、液晶表示装置やエレクトロルミネッセンス等
の駆動に用いる薄膜トランジスタ（ＴＰＴ）マトリクス
の製造方法に関する。 このようなマトリクスにおいては、ＴＰＴのゲート・ド
レイン間およびゲート・ソース間に用いる絶縁膜に高い
信頼性が要求される。 その理由は、それらの絶縁膜のピンホール等によりゲー
ト・ドレイン電極間に短絡が生じると、その電極に接続
されたすべてのＴＰＴに正常な電圧が印加不可能となり
、ライン欠陥となる致命的な欠陥となるからである。ま
た、ゲート・ソース間の短絡も点欠陥ではあるが画面品
質を低下する重大な欠陥となる。 〔従来の技術〕 従来の動作半導体層にアモルファスシリコン（ａ−３ｉ
）を用いたＴＰＴマトリクスの構造を第４図に示す。 ■は透明絶縁性基板であるガラス基板、２はＴｉ膜のよ
うなゲート金属膜、ＧおよびＣＢはゲート電極およびゲ
ートパスライン、３はＳ Ｉ Ｈａ とＮＨ３の混合ガ
ス雰囲気のＰ−ＣＶＤ法で形成した、ゲート絶縁膜とし
てのＳｉＮ膜、４はＳｉＨ４のガス雰囲気のＰ−ＣＶＤ
法で形成した、動作半導体層としてのａ−３ｉ膜、５は
ＰＨ３をドープしたｓ ｔ Ｈ４の雰囲気のＰ−ＣＶＤ
法で形成した、コンタクト層としてのｎ″ａ−３ｉ膜、
６および７はＴｉのような金属よりなるドレイン電極お
よびソース電極、８はＮ２０とＳｉＨ，の混合ガス雰囲
気のＰ−ＣＶＤ法で形成した、保護膜としてのＳｉＯ２
膜、ＤＢはＡＮよりなるドレインパスライン、ＥはＩＴ
Ｏのような透光性導電膜よりなる画素電極である。 〔発明が解決しようとする課題〕 上記従来構造では、ＴＦＴ部における絶縁膜は、成膜法
で被着形成したゲート絶縁膜としてのＳｉＮ膜３のみで
形成されているため、この膜にピンホールが生じた場合
には、それが短絡欠陥に直結するという問題があった。 更に上記ＳｉＮ膜３と下層のゲート金属膜２との密着性
は必ずしも良好とは言えず、ＳｉＮ膜３の上部に形成さ
れたドレイン電極６．ソース電極７と保護膜８との境界
に加わる機械的ストレスにより、ＳｉＮ膜３にクラック
が生じやすく、これも短絡欠陥発生の原因となる問題が
あった。 本発明は、ゲート電極とゲート絶縁膜との密着性を改善
してゲート絶縁膜のクランク発生を抑制するとともに、
ゲート絶縁膜の絶縁性を高めることを目的とする。 〔課題を解決するための手段〕 第１図に本発明の構成を示す。 本発明は、ゲート金属膜２上に一旦Ａ１膜１０を形成し
、この／ｌ膜１０を燐酸系エツチング液でエツチングし
て除去することにより、アルミナ（Ａｌｔ０３）とゲー
ト金属の酸化部との混合物層１１を、ゲート電極０表面
に形成する。 即ち、まず第１図（ａ）に示すように、絶縁性基板１上
に、Ｔｉのようなゲート金属膜２からなるゲート電極Ｇ
を形成する。 次いで（１））に示す如く、上記ゲート金属膜２を被覆
するＡ７！膜１０を形成する。 このＡｊ２膜１０を、燐酸系のエツチング液にて処理し
てエツチング除去するとともに、ゲート金属膜２表面に
、Ａ１の酸化物であるＡｌ２Ｏ３とデー１金属の酸化物
との混合物層〔以下これを単に混合酸化物層と略記する
〕１１を形成する。 このようにして本発明では、表面を混合酸化物層１１で
被覆したゲート電極Ｇが得られる。 これ以後の工程は通常の製造方法に従って、通常ゲート
絶縁膜として用いられる絶縁膜３．動作半導体層４．コ
ンタクト層５．ドレイン電極６゜ソース電極７．保護膜
８を形成し、（ｄ）に示すように、上記混合酸化物層１
１とＳｉＮ膜のような通常用いられる絶縁膜３との多層
膜をゲート絶縁膜とする薄膜トランジスタが得られる。 なお、ゲート金属膜２を形成するための金属としては、
Ｔｉ、Ｃｒ、Ｔａ、Ｃｏ、Ｎｉ、ＣｕＺｎ、Ｍｏ及びそ
の合金のうちの、任意のものを用いることができる。 また、ゲート金属膜２上にＡｊ２膜１０を形成する工程
は、第１図に図示したように、ゲート金属膜２を所望の
パターンに形成した後に行なっても、ゲート金属膜２と
Ａβ膜１０とを積層した後Ａｌ膜１０とゲート金属膜２
のパターニングを行い、その後でＡ１膜１０を燐酸系エ
ツチング液で除去する工程を施してもよい。 〔作 用〕 上述した如くＡβ成膜０を燐酸系エツチング液でエツチ
ング除去した後、オージェ電子分光法でゲート電極表面
の成分分析を行なったところ、本願発明者らは、Ｔｉ等
のゲート金属膜の表面に、アルミナ（Ａｌｚ Ｏ３）と
使用したゲート金属の酸化物との混合物層が形成されて
いることを見出した。本発明はこ事実に基づき、薄膜ト
ランジスタの構成に関して種々検討の結果なされたもの
である。 上記混合酸化物層１１の厚さは、高々数１０人程度の厚
さである。然し混合酸化物層１１を構成するＡＩ！ｚｏ
：＋とゲート金属の酸化物のうち、Ａ Ａ ｚ０３は極
めて高い絶縁性を示す。また、この混合酸化物層１１は
、緻密でゲート金属膜２と強固に密着するばかりでなく
、この後形成されるＳｉＮ膜のようなゲート絶縁膜との
密着性も良好である。 従って、本発明を用いることによって、全体としてピン
ホールやクラック発生の無い絶縁膜が実現でき、製造歩
留を向上することができる。 〔実 施 例〕 以下本発明の一実施例を、第２図により説明する。なお
、同図（Ｊ）〜（Ｓ）は（ａ）〜（１）のＢ−Ｂ矢視部
の断面を示す図である。
いる薄膜トランジスタマトリクスの製造方法に関し、 ゲート電極とゲート絶縁膜との密着性を改善し、ゲート
絶縁膜のクラック発生を抑制することを目的とし、 絶縁性基板上に、Ｔｉ、Ｃｒ、Ｔａ、Ｃｏ、Ｎｔ、Ｃｕ
、Ｚｎ、Ｍｏ及びその合金のうちの少なくとも一つを含
むゲート金属膜を形成した後、該ゲート金属膜の上にＡ
Ｎ膜を形成し、次いで該Ａｌ膜を燐酸系エツチング液に
浸すことにより、ゲート電極表面にアルミナと前記ゲー
ト金属の酸化物との混合物層を形成する工程を含む構成
とする。 〔産業上の利用分野〕 本発明は、液晶表示装置やエレクトロルミネッセンス等
の駆動に用いる薄膜トランジスタ（ＴＰＴ）マトリクス
の製造方法に関する。 このようなマトリクスにおいては、ＴＰＴのゲート・ド
レイン間およびゲート・ソース間に用いる絶縁膜に高い
信頼性が要求される。 その理由は、それらの絶縁膜のピンホール等によりゲー
ト・ドレイン電極間に短絡が生じると、その電極に接続
されたすべてのＴＰＴに正常な電圧が印加不可能となり
、ライン欠陥となる致命的な欠陥となるからである。ま
た、ゲート・ソース間の短絡も点欠陥ではあるが画面品
質を低下する重大な欠陥となる。 〔従来の技術〕 従来の動作半導体層にアモルファスシリコン（ａ−３ｉ
）を用いたＴＰＴマトリクスの構造を第４図に示す。 ■は透明絶縁性基板であるガラス基板、２はＴｉ膜のよ
うなゲート金属膜、ＧおよびＣＢはゲート電極およびゲ
ートパスライン、３はＳ Ｉ Ｈａ とＮＨ３の混合ガ
ス雰囲気のＰ−ＣＶＤ法で形成した、ゲート絶縁膜とし
てのＳｉＮ膜、４はＳｉＨ４のガス雰囲気のＰ−ＣＶＤ
法で形成した、動作半導体層としてのａ−３ｉ膜、５は
ＰＨ３をドープしたｓ ｔ Ｈ４の雰囲気のＰ−ＣＶＤ
法で形成した、コンタクト層としてのｎ″ａ−３ｉ膜、
６および７はＴｉのような金属よりなるドレイン電極お
よびソース電極、８はＮ２０とＳｉＨ，の混合ガス雰囲
気のＰ−ＣＶＤ法で形成した、保護膜としてのＳｉＯ２
膜、ＤＢはＡＮよりなるドレインパスライン、ＥはＩＴ
Ｏのような透光性導電膜よりなる画素電極である。 〔発明が解決しようとする課題〕 上記従来構造では、ＴＦＴ部における絶縁膜は、成膜法
で被着形成したゲート絶縁膜としてのＳｉＮ膜３のみで
形成されているため、この膜にピンホールが生じた場合
には、それが短絡欠陥に直結するという問題があった。 更に上記ＳｉＮ膜３と下層のゲート金属膜２との密着性
は必ずしも良好とは言えず、ＳｉＮ膜３の上部に形成さ
れたドレイン電極６．ソース電極７と保護膜８との境界
に加わる機械的ストレスにより、ＳｉＮ膜３にクラック
が生じやすく、これも短絡欠陥発生の原因となる問題が
あった。 本発明は、ゲート電極とゲート絶縁膜との密着性を改善
してゲート絶縁膜のクランク発生を抑制するとともに、
ゲート絶縁膜の絶縁性を高めることを目的とする。 〔課題を解決するための手段〕 第１図に本発明の構成を示す。 本発明は、ゲート金属膜２上に一旦Ａ１膜１０を形成し
、この／ｌ膜１０を燐酸系エツチング液でエツチングし
て除去することにより、アルミナ（Ａｌｔ０３）とゲー
ト金属の酸化部との混合物層１１を、ゲート電極０表面
に形成する。 即ち、まず第１図（ａ）に示すように、絶縁性基板１上
に、Ｔｉのようなゲート金属膜２からなるゲート電極Ｇ
を形成する。 次いで（１））に示す如く、上記ゲート金属膜２を被覆
するＡ７！膜１０を形成する。 このＡｊ２膜１０を、燐酸系のエツチング液にて処理し
てエツチング除去するとともに、ゲート金属膜２表面に
、Ａ１の酸化物であるＡｌ２Ｏ３とデー１金属の酸化物
との混合物層〔以下これを単に混合酸化物層と略記する
〕１１を形成する。 このようにして本発明では、表面を混合酸化物層１１で
被覆したゲート電極Ｇが得られる。 これ以後の工程は通常の製造方法に従って、通常ゲート
絶縁膜として用いられる絶縁膜３．動作半導体層４．コ
ンタクト層５．ドレイン電極６゜ソース電極７．保護膜
８を形成し、（ｄ）に示すように、上記混合酸化物層１
１とＳｉＮ膜のような通常用いられる絶縁膜３との多層
膜をゲート絶縁膜とする薄膜トランジスタが得られる。 なお、ゲート金属膜２を形成するための金属としては、
Ｔｉ、Ｃｒ、Ｔａ、Ｃｏ、Ｎｉ、ＣｕＺｎ、Ｍｏ及びそ
の合金のうちの、任意のものを用いることができる。 また、ゲート金属膜２上にＡｊ２膜１０を形成する工程
は、第１図に図示したように、ゲート金属膜２を所望の
パターンに形成した後に行なっても、ゲート金属膜２と
Ａβ膜１０とを積層した後Ａｌ膜１０とゲート金属膜２
のパターニングを行い、その後でＡ１膜１０を燐酸系エ
ツチング液で除去する工程を施してもよい。 〔作 用〕 上述した如くＡβ成膜０を燐酸系エツチング液でエツチ
ング除去した後、オージェ電子分光法でゲート電極表面
の成分分析を行なったところ、本願発明者らは、Ｔｉ等
のゲート金属膜の表面に、アルミナ（Ａｌｚ Ｏ３）と
使用したゲート金属の酸化物との混合物層が形成されて
いることを見出した。本発明はこ事実に基づき、薄膜ト
ランジスタの構成に関して種々検討の結果なされたもの
である。 上記混合酸化物層１１の厚さは、高々数１０人程度の厚
さである。然し混合酸化物層１１を構成するＡＩ！ｚｏ
：＋とゲート金属の酸化物のうち、Ａ Ａ ｚ０３は極
めて高い絶縁性を示す。また、この混合酸化物層１１は
、緻密でゲート金属膜２と強固に密着するばかりでなく
、この後形成されるＳｉＮ膜のようなゲート絶縁膜との
密着性も良好である。 従って、本発明を用いることによって、全体としてピン
ホールやクラック発生の無い絶縁膜が実現でき、製造歩
留を向上することができる。 〔実 施 例〕 以下本発明の一実施例を、第２図により説明する。なお
、同図（Ｊ）〜（Ｓ）は（ａ）〜（１）のＢ−Ｂ矢視部
の断面を示す図である。
【第２図（ａ）、 ０）参照】
まず、ガラス基板１上にスパッタソング法を用いて、ゲ
ート金属膜としてＴｉ膜２を約３Ｑｎｍの厚さに形成し
、その不要部をエツチング除去して、Ｔｉ膜２をゲート
電極Ｇのパターンに形成する。
ート金属膜としてＴｉ膜２を約３Ｑｎｍの厚さに形成し
、その不要部をエツチング除去して、Ｔｉ膜２をゲート
電極Ｇのパターンに形成する。
【同図（ｂｌ、 （ｋｌ、 （１）参照】次いで、上記
Ｔｉ膜膜上上、スパッタリング法で、Ａ６膜１０を約１
０００人の厚さに一旦成膜した後、このＡｌ膜１０を、
燐酸系のエツチング液でエツチング除去する。 このエツチング液として、本実施例では、濃度１００％
の燐酸（Ｈ：１ＰＯ４）が体積比で７５％。 ４度６１％の硝酸（ＨＮＯ３）が５％３濃度１００％の
酢酸（ＣＨｉ Ｃ０ＯＨ）が１５％、水が５％の溶液を
使用した。 また、処理温度は凡そ５０℃とし、この温度で約３０秒
間処理を行なった。 この燐酸系のエツチング液によるエツチング処理で、上
層のＡｌ膜１０が除去されるばかりでなく、その下層の
Ｔｉ成膜表面に、ＡＮの酸化物であるアルミナ（ＡＩ！
２０．）とＴｉの酸化物との混合物層１１が形成される
。
Ｔｉ膜膜上上、スパッタリング法で、Ａ６膜１０を約１
０００人の厚さに一旦成膜した後、このＡｌ膜１０を、
燐酸系のエツチング液でエツチング除去する。 このエツチング液として、本実施例では、濃度１００％
の燐酸（Ｈ：１ＰＯ４）が体積比で７５％。 ４度６１％の硝酸（ＨＮＯ３）が５％３濃度１００％の
酢酸（ＣＨｉ Ｃ０ＯＨ）が１５％、水が５％の溶液を
使用した。 また、処理温度は凡そ５０℃とし、この温度で約３０秒
間処理を行なった。 この燐酸系のエツチング液によるエツチング処理で、上
層のＡｌ膜１０が除去されるばかりでなく、その下層の
Ｔｉ成膜表面に、ＡＮの酸化物であるアルミナ（ＡＩ！
２０．）とＴｉの酸化物との混合物層１１が形成される
。
【同図（Ｃ１，（（２）参照】
次いで、Ｐ−ＣＶＤ法によりＳｉＮ膜（厚さ約３００
ｎｍ） ３． ａ−３ｉ膜（厚さ約２５ｎｍ）４゜Ｓ
ｉ Ｏｚ膜（厚さ約１４０ ｎｍ） ３を、連続成
膜する。 ここで、ＳｉＮ膜３はＳ ｉ ＨａとＮ Ｈ３の混合ガ
ス雰囲気、ａ−３ｔ膜４はＳ ｉ Ｈａのガス雰囲気、
Ｓｉｎ、膜８は５ｉＨｎとＮ２０の混合ガス雰囲気を用
いて成膜した。
ｎｍ） ３． ａ−３ｉ膜（厚さ約２５ｎｍ）４゜Ｓ
ｉ Ｏｚ膜（厚さ約１４０ ｎｍ） ３を、連続成
膜する。 ここで、ＳｉＮ膜３はＳ ｉ ＨａとＮ Ｈ３の混合ガ
ス雰囲気、ａ−３ｔ膜４はＳ ｉ Ｈａのガス雰囲気、
Ｓｉｎ、膜８は５ｉＨｎとＮ２０の混合ガス雰囲気を用
いて成膜した。
【同図（ｄｌ、 （ｎｌ参照］
次いでこの上部にポジレジストを塗布し、上記ゲート電
極Ｇをマスクとして、ガラス基板１の裏面より紫外線を
照射することにより、ゲート電極Ｇと自己整合したレジ
スト膜１２を形成する。 【同図（ｅｌ、 （０１参照］ 次いで、上記レジスト膜１２をマスクとして、緩衝弗酸
系エツチング液で５ｉＯｚ膜８の露出部を選択的にエツ
チング除去し、次にこの上にＰＨ。 をドープしたＳ ｉ Ｈ，ガスを用いたＰ−ＣＶＤ法に
より、ｎ″ａ−３ｔ膜（厚さ約５０ｎｍ）５を成膜し、
更にその上に、Ｔｉ膜（厚さ約１００ｎ１００ｎを真空
蒸着法にて形成する。 （同図（ｆ）、 （Ｐｌ参参照 衣いで、アセトンで上記マスクとして用いたレジスト膜
１２を除去し、その上に付着していたＴｉ膜１３とｎ″
ａ−３ｉ膜５をリフトオフする。これにより、ゲート電
極Ｇ上からｎ″ａ−３ｉ膜とＴｉ膜が除かれる。 【同図（ｇｌ、 （Ｑ）参照】 次いで、素子部を被覆するレジスト膜１４を形成する。
極Ｇをマスクとして、ガラス基板１の裏面より紫外線を
照射することにより、ゲート電極Ｇと自己整合したレジ
スト膜１２を形成する。 【同図（ｅｌ、 （０１参照］ 次いで、上記レジスト膜１２をマスクとして、緩衝弗酸
系エツチング液で５ｉＯｚ膜８の露出部を選択的にエツ
チング除去し、次にこの上にＰＨ。 をドープしたＳ ｉ Ｈ，ガスを用いたＰ−ＣＶＤ法に
より、ｎ″ａ−３ｔ膜（厚さ約５０ｎｍ）５を成膜し、
更にその上に、Ｔｉ膜（厚さ約１００ｎ１００ｎを真空
蒸着法にて形成する。 （同図（ｆ）、 （Ｐｌ参参照 衣いで、アセトンで上記マスクとして用いたレジスト膜
１２を除去し、その上に付着していたＴｉ膜１３とｎ″
ａ−３ｉ膜５をリフトオフする。これにより、ゲート電
極Ｇ上からｎ″ａ−３ｉ膜とＴｉ膜が除かれる。 【同図（ｇｌ、 （Ｑ）参照】 次いで、素子部を被覆するレジスト膜１４を形成する。
次いで、上記レジスト膜１４をマスクとし、Ｃ１系ガス
を用いてプラズマエンチングを行ない、上記Ｔｉ膜１３
．ｎ”ａ−３ｉ膜５．ａ−３ｔ膜４の露出部ををエツチ
ング除去する。その下層のＳｉＮ膜３はエツチングする
ことなく、そのまま残留させておく。 以上で素子分離が完了し、ドレイン電極６．ソース電極
７が形成される。
を用いてプラズマエンチングを行ない、上記Ｔｉ膜１３
．ｎ”ａ−３ｉ膜５．ａ−３ｔ膜４の露出部ををエツチ
ング除去する。その下層のＳｉＮ膜３はエツチングする
ことなく、そのまま残留させておく。 以上で素子分離が完了し、ドレイン電極６．ソース電極
７が形成される。
【同図（１１，（Ｓ）参照】
次いで、パスライン間を絶縁する層間絶縁膜としてポリ
イミド膜（図示せず）を形成した後、ドレインパスライ
ン（厚さ約５００ ｎｍ） １５、厚さ約２００ｎｍの
ＩＴＯ膜からなる画素電極Ｅを形成する。 以上本実施例により得られた薄膜トランジスタは、ゲー
ト電極０表面を混合酸化物層１１が被覆しており、これ
と通常用いるＳｉＮ膜３のような絶縁膜との２層構成の
ゲート絶縁膜が得られる。 上記混合酸化物層１１はＡｌｚＯ３とゲート金属の酸化
物との混合物層であって、下地のゲート金属との密着性
が良好であり、また、ＳｉＮ膜３のような絶縁膜ともよ
くなじむ。従って、ゲート絶縁膜にピンホールやクラッ
クが発生することを防止できる。 更に、Ａ ｌ ｚ Ｏ３は絶縁性に優れているので、そ
の上に形成したＳｉＮ膜のような絶縁膜に、たとえピン
ホールが生じても、これが直ちに短絡欠陥につながるこ
とはない。 第３図は上記一実施例で作製した薄膜トランジスタマト
リクスのリーク電流を、従来構造のものと比較して示す
特性図である。 同図（ａｌは従来構造、（ｂ）は上記一実施例の特性を
示す。この２つの薄膜トランジスタマトリクスは、いず
れもゲートパスラインの数が４００本のものである。図
の縦軸はリーク電流値を、横軸はゲートハスラインに印
加した電圧を示す。 従来では（ｂ）に見られる如く、４００本のライン全て
がハツチを付して示す領域内におさまり、全ラインが良
好な特性を示した。 一方従来構造でも、大部分はハツチを付した領域内に入
っているが、１０本近くのラインの特性が異常を示した
。不良率としては低（でも、この不良は前述したように
表示装置としては致命欠陥であるため、表示装置として
使用できない。 上記一実施例ではかかる不良が皆無であったことから、
本発明の効果が理解されよう。 なお、ゲート金属としては、上記一実施例で使用したＴ
ｉ以外に、Ｃｒ、Ｔａ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｍｏ
等の金属を用いることが可能である。 このゲート金属膜２上に成膜したＡ！膜１０を除去する
工程で、上記一実施例では温度を約５０°Ｃとしたが、
この温度が高い程Ａｆｆ２０３膜を形成し易い。しかし
余り温度が高すぎると、下層のゲート金属膜２のエツチ
ングが高速で進み、エツチングの制御が困難となる。一
方温度が低すぎるとＡβの除去が不完全になりやすい。 従って実用上Ａβのエツチング温度は、一実施例で説明
したエツチング液を用いた場合には、凡そ５０±５℃の
範囲が好ましいようである。 なお、Ａ！のエツチング液は燐酸系の溶液であればよく
、液の組成は適宜調整してよい。 また、前述したように、ゲート金属膜２とＡＮＮｉＯ２
積層し、これをゲート電極パターンに形成した後、Ａｌ
膜１０のエツチングを行なってもよい。 〔発明の効果〕 以上説明した如く本発明によれば、ピンホールのない信
頼性の高い絶縁膜が得られるため、製造歩留りが向上す
るとともに、特性上ではライン欠陥が著しく減少する。
イミド膜（図示せず）を形成した後、ドレインパスライ
ン（厚さ約５００ ｎｍ） １５、厚さ約２００ｎｍの
ＩＴＯ膜からなる画素電極Ｅを形成する。 以上本実施例により得られた薄膜トランジスタは、ゲー
ト電極０表面を混合酸化物層１１が被覆しており、これ
と通常用いるＳｉＮ膜３のような絶縁膜との２層構成の
ゲート絶縁膜が得られる。 上記混合酸化物層１１はＡｌｚＯ３とゲート金属の酸化
物との混合物層であって、下地のゲート金属との密着性
が良好であり、また、ＳｉＮ膜３のような絶縁膜ともよ
くなじむ。従って、ゲート絶縁膜にピンホールやクラッ
クが発生することを防止できる。 更に、Ａ ｌ ｚ Ｏ３は絶縁性に優れているので、そ
の上に形成したＳｉＮ膜のような絶縁膜に、たとえピン
ホールが生じても、これが直ちに短絡欠陥につながるこ
とはない。 第３図は上記一実施例で作製した薄膜トランジスタマト
リクスのリーク電流を、従来構造のものと比較して示す
特性図である。 同図（ａｌは従来構造、（ｂ）は上記一実施例の特性を
示す。この２つの薄膜トランジスタマトリクスは、いず
れもゲートパスラインの数が４００本のものである。図
の縦軸はリーク電流値を、横軸はゲートハスラインに印
加した電圧を示す。 従来では（ｂ）に見られる如く、４００本のライン全て
がハツチを付して示す領域内におさまり、全ラインが良
好な特性を示した。 一方従来構造でも、大部分はハツチを付した領域内に入
っているが、１０本近くのラインの特性が異常を示した
。不良率としては低（でも、この不良は前述したように
表示装置としては致命欠陥であるため、表示装置として
使用できない。 上記一実施例ではかかる不良が皆無であったことから、
本発明の効果が理解されよう。 なお、ゲート金属としては、上記一実施例で使用したＴ
ｉ以外に、Ｃｒ、Ｔａ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｍｏ
等の金属を用いることが可能である。 このゲート金属膜２上に成膜したＡ！膜１０を除去する
工程で、上記一実施例では温度を約５０°Ｃとしたが、
この温度が高い程Ａｆｆ２０３膜を形成し易い。しかし
余り温度が高すぎると、下層のゲート金属膜２のエツチ
ングが高速で進み、エツチングの制御が困難となる。一
方温度が低すぎるとＡβの除去が不完全になりやすい。 従って実用上Ａβのエツチング温度は、一実施例で説明
したエツチング液を用いた場合には、凡そ５０±５℃の
範囲が好ましいようである。 なお、Ａ！のエツチング液は燐酸系の溶液であればよく
、液の組成は適宜調整してよい。 また、前述したように、ゲート金属膜２とＡＮＮｉＯ２
積層し、これをゲート電極パターンに形成した後、Ａｌ
膜１０のエツチングを行なってもよい。 〔発明の効果〕 以上説明した如く本発明によれば、ピンホールのない信
頼性の高い絶縁膜が得られるため、製造歩留りが向上す
るとともに、特性上ではライン欠陥が著しく減少する。
第１図は本発明の構成説明図、
第２図は本発明一実施例説明図、
第３図は本発明の効果説明図、
第４図は従来の薄膜トランジスタの構成説明図である。
図において、１は絶縁性基板（ガラス基板）、２はゲー
ト金属膜、３は絶縁膜（ＳｉＮ膜）、４は動作半導体層
（ａ−３ｉ膜）、５はコンタクト層（ｎ″ａ−３ｉ膜）
、６はドレイン電極、７はソース電極、８は保護膜（Ｓ
ｉ Ｏ□膜）、１０はＡｌ膜、１１は混合酸化物層、
Ｇはゲート電極、Ｅは画素電極を示す。
ト金属膜、３は絶縁膜（ＳｉＮ膜）、４は動作半導体層
（ａ−３ｉ膜）、５はコンタクト層（ｎ″ａ−３ｉ膜）
、６はドレイン電極、７はソース電極、８は保護膜（Ｓ
ｉ Ｏ□膜）、１０はＡｌ膜、１１は混合酸化物層、
Ｇはゲート電極、Ｅは画素電極を示す。
Claims (1)
- 絶縁性基板（１）上に、Ｔｉ、Ｃｒ、Ｔａ、Ｃｏ、Ｎ
ｉ、Ｃｕ、Ｚｎ、Ｍｏ及びその合金のうちの少なくとも
一つを含むゲート金属膜（２）を形成した後、該ゲート
金属膜の上にＡｌ膜（１０）を形成し、次いで該Ａｌ膜
を燐酸系エッチング液に浸すことにより、ゲート電極表
面にアルミナと前記ゲート金属の酸化物との混合物層（
１１）を形成する工程を含むことを特徴とする薄膜トラ
ンジスタマトリクスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1256673A JPH03118521A (ja) | 1989-09-29 | 1989-09-29 | 薄膜トランジスタマトリクスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1256673A JPH03118521A (ja) | 1989-09-29 | 1989-09-29 | 薄膜トランジスタマトリクスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03118521A true JPH03118521A (ja) | 1991-05-21 |
Family
ID=17295879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1256673A Pending JPH03118521A (ja) | 1989-09-29 | 1989-09-29 | 薄膜トランジスタマトリクスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03118521A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426746B1 (ko) * | 1994-11-18 | 2004-07-05 | 가부시끼가이샤 히다치 세이사꾸쇼 | 액티브매트릭스형액정표시장치 |
-
1989
- 1989-09-29 JP JP1256673A patent/JPH03118521A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426746B1 (ko) * | 1994-11-18 | 2004-07-05 | 가부시끼가이샤 히다치 세이사꾸쇼 | 액티브매트릭스형액정표시장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101416320B (zh) | Tft基板及反射型tft基板以及其制造方法 | |
| JP4169896B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JP2771820B2 (ja) | アクティブマトリクスパネル及びその製造方法 | |
| US6859252B2 (en) | Active matrix substrate and manufacturing method thereof | |
| JPS60103676A (ja) | 薄膜トランジスタアレイの製造方法 | |
| JP2019160829A (ja) | 半導体装置およびその製造方法 | |
| JP3132310B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| CN100370349C (zh) | 薄膜晶体管电路器件及其制造方法、以及液晶显示设备 | |
| JPS62131578A (ja) | 薄膜トランジスタの製造方法 | |
| US20150221677A1 (en) | Active matrix substrate, display device, and production method therefor | |
| JP2004226890A (ja) | 液晶表示装置とその製造方法 | |
| JPH06301054A (ja) | 液晶表示装置用薄膜トランジスタアレイ基板の製造方法 | |
| JPH04188770A (ja) | 薄膜トランジスタ | |
| JPH06102528A (ja) | 薄膜トランジスタマトリックスの製造方法 | |
| JP2775909B2 (ja) | 薄膜トランジスタマトリクス及びその製造方法 | |
| JP3438178B2 (ja) | 薄膜トランジスタアレイとこれを用いた液晶表示装置 | |
| JPH03118521A (ja) | 薄膜トランジスタマトリクスの製造方法 | |
| JPS61133662A (ja) | アクテイブマトリクス型薄膜トランジスタ基板 | |
| JP3195837B2 (ja) | 液晶表示装置およびその製造方法 | |
| JPS628570A (ja) | 薄膜トランジスタの製造方法 | |
| JP2775883B2 (ja) | 薄膜トランジスタマトリクスの製造方法 | |
| JP4224661B2 (ja) | 銅配線基板及びその製造方法並びに液晶表示装置 | |
| JP2574837B2 (ja) | 薄膜トランジスタマトリクスとその製造方法 | |
| JPH0766422A (ja) | 液晶表示装置用アレイ基板 | |
| JP3480791B2 (ja) | 薄膜トランジスタの製造方法 |