JPH03118632A - 算術論理演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、算術論理演算回路に関する。より詳細には、
本発明は、入力された２つの入力信号の演算を行う算術
論理演算回路であって、特に、複数の固定定数と任意の
入力定数との比較処理を行う過程で条件判断処理を必要
としない、多重化処理に適した新規な算術論理演算回路
の構成に関する。

従来の技術 第４図は、任意の固定定数と入力された任意の被演算数
との比較演算を行うことができる算術論理演算回路の従
来の構成を示す図である。

同図に示すように、この算術論理演算回路は、被演算数
を入力される第１の入力端子１と、固定定数を入力され
る第２の入力端子５と、これらの入力端子に入力された
信号の演算結果を出力する出力端子７とを備えた算術論
理演算ユニット４と、更に、算術論理演算ユニット４が
出力する演算結果の符号ビットを格納するレジスタ６と
、このレジスタ６が格納する符号ビットを出力する第２
の出力端子２とを備えている。

第５図は、第４図に示した従来の算術論理演算回路の動
作を説明するための図であり、この算術論理演算回路に
おいては、複数の固定定数と任意の入力定数との比較処
理は、以下のように実行される。

即ち、入力数Ｘと固定定数Ｓとの比較を行う場合には、
まず、入力数Ｘが、固定定数の中央値Ｓ。

よりも小さいかどうかを判断する処理を実行する。

この判断処理は、（Ｘ−３ｏ　）の演算を実行し、その
結果がＸＳｏ≧０であれば“０”を、Ｘ−３ｏ＜Ｏであ
れば“１”をレジスタ６に格納することによって実行さ
れる。ここで、処理結果がＸＳｏ≧００場合は、更に中
央値Ｓ。の中間値Ｓ。

とＸとの比較が同様に減算演算により行われ、Ｘ−３ｔ
　＜０ならば出力値がＹｌと決定する。また、Ｘ−Ｓ、
　≧０でならば出力がＹ２と決定する。

このように、従来の算術論理演算回路を使用して比較演
算を行う場合は、１つの入力値に対して比較結果が特定
の結果を示すまで減算処理を繰り返すことになるので、
比較演算処理には条件判断処理が不可避であった。

発明が解決しようとする課題 上述したように、従来の算術論理演算回路では、固定定
数と任意の入力との比較を行う場合に、１つの信号が入
力されるごとに各定数との比較が行われ、更に、その比
較結果によって次に実行すべき処理が決定される。従っ
て、このような条件判断を含む処理は、多重化が困難で
あるという問題があった。

そこで、本発明は、上記従来技術の問題点を解決し、条
件判断を行わずに固定定数と入力との比較を実行するこ
とのできる新規な算術論理演算回路を提供することをそ
の目的としている。

課題を解決するための手段 即ち、本発明に従うと、所定の定数と外部から入力され
た任意の被演算数との比較演算を実行することができる
算術論理演算回路において、該定数を入力する第１の入
力端子と、該被演算数を入力する第２の入力端子と、該
第１および第２の入力端子に入力された値を処理した結
果生成される演算結果を出力する第１の出力端子と、該
演算結果の符号を表す符号ビットを出力する第２の出力
端子とを具備する算術論理演算ユニットと、該算術論理
演算ユニットが該第１出力端子から出力する符号ビット
を順次蓄積することができるアキュムレータとを備え、
該第１の入力端子に入力される複数の定数の各各と該第
２の入力端子に入力された任意の被演算数との減算演算
を順次行い、該減算演算毎の演算結果の符号ビットを該
アキュムレータに順次蓄積することができるように構成
されていることを特徴とする算術論理演算回路が提供さ
れる。

罫月 本発明に係る算術論理演算回路は、算術論理演算ユニッ
トの演算結果の符号ビットを累積して、蓄積した値を出
力することができるアキュムレータを備えていることを
その主要な特徴としている。

即ち、本発明に係る算術論理演算回路では、入力信号と
固定定数との比較を行う場合に、複数の固定定数との比
較を順次行い、その比較結果の符号ビットをこのアキュ
ムレータに蓄積することによって、具体的に後述するよ
うに、条件判断処理なしに、該アキュムレータの出力か
ら比較結果を得ることができる。このように、本発明に
係る算術論理演算回路では、−切の条件判断処理を行う
ことなく比較演算が実行できるので、これを使用するこ
とによって比較演算処理を多重化することが可能になる
。

以下、図面を参照して本発明についてより具体的に説明
するが、以下の開示は本発明の一実施例に過ぎず、本発
明の技術的範囲を何ら限定するものではない。

実施例 第１図は、本発明に従う算術論理演算回路の基本的な構
成を示すブロック図である。

同図に示すように、この算術論理演算回路は、任意の入
力数ｘ１〜Ｘｏを格納できるＦＩＦＯ（ファーストイン
ファーストアウト）のレジスタ３を含む被演算数入力端
子１と、固定定数を入力する第２の入力端子５と、演算
結果を出力する出力端子７とを備えた算術論理演算ユニ
ット４と、算術論理演算ユニット４から出力される演算
結果の符号ビットを順次蓄積するためのＦＩＦＯ形式の
アキュムレータ６ａとを備えている。

また、算術論理演算ユニット４の演算結果を出力する出
力端子７は、その出力する演算結果を入力端子ｌに帰還
することもできるようにレジスタ３０入力に接続されて
いる。また、アキュムレータ６ａは、蓄積した符号ビッ
トデータを出力する出力端子２を備えると共に、出力し
た符号ビットデータを加算器６ｂを介して自身の入力に
帰還することができる。即ち、帰還される符号ビットデ
ータは、算術論理演算ユニット４から出力される符号ビ
ットと加算された後、アキュムレータ６ａに再び入力さ
れる。

ここで、アキュムレータ６ａは、レジスタ３の段数と同
じｎ段で構成され、各レジスタ段は、本実施例では、４
ビツトすなわち４桁の２進数を保持するようになされて
いる。従って、アキュムレータ６ａは、４ビツトの２進
数を加算器６ｂに出力する。一方、算術論理演算ユニッ
ト４が出力する符号ビットは１ビツトであるので、加算
器６ｂは、アキュムレータ６ａから出力される４ビツト
の２進数の最下位に符号ビットを加算する。

〔実施例１〕 第２図は、第１図に示した算術論理演算回路を使用して
、レジスタ３に格納された入力数ｘ、、〜Ｘ、のそれぞ
れと固定定数Ｓ。−３１４とを比較し、固定定数に対す
る入力数の値を決定する処理を説明するための図である
。それら比較対照の固定定数としては、順次その値が大
きくなる１組の固定定数Ｓ。−３１４が予め用意されて
いる。ただし、入力端子５には、（Ｓｏ−０）、（Ｓｌ
　　Ｓｏ）、（ｓ２−Ｓｌ）、・・・（５１４Ｓ＋３）
が順次入力される。従って、（ＳＯ−０）、（Ｓｔ　　
Ｓｏ）、（Ｓｌ　Ｓｔ）、・・・（３１４５１３）の全
ての値が同一であれば、１つの固定値が入力端子５に入
力される。更に、アキュムレータ６ａの各レジスタ段は
全て“００００″に初期化される。

なお、本実施例では、入力された被演算数Ｘｌが、Ｓｌ
＜ＸＩ＜Ｓｌを満たすような値を有する数であるものと
して説明する。

最初は（ＳＯ−０）すなわち固定定数Ｓ。が入力端子５
に入力されている状態で、レジスタ３に保持されている
入力数Ｘイ〜Ｘｌが算術論理演算ユニット４に順次入力
される。算術論理演算ユニット４は、入力数Ｘｔ（但し
、ｉ＝ｎ〜１）と固定定数Ｓ。

との比較演算として、Ｘｉ　　Ｓｏの減算を順次行う。

その結果が、出力端子７から順次出力される共に、レジ
スタ３に順次帰還されて保持される。従って、Ｘ、が保
持されていたレジスタ段には（Ｘイー５（１）が保持さ
れ、Ｌ−１が保持されていたレジスタ段には（Ｘ、、−
１−３ｏ）が保持され、同様にして、Ｘｌが保持されて
いたレジスタ段には（ＸＩ　　ｓｏ）が保持される。

一方、算術論理演算ユニット４は、Ｘｔ　　Ｓｏの演算
結果の符号ビットを加算器６ｂに順次出力する。加算器
６ｂの他方の入力には、アキュムレータ６ａの各レジス
タ段の内容が順次入力される。

しかし、最初の演算では、アキュムレータ６ａの各レジ
スタ段は全て０に初期化されているので、全て０が入力
される。

ここで、ＸＩ　　Ｓｏが正の場合には、符号ビットとし
て０が出力され、Ｘｉ　Ｓｏが０または負の場合には符
号ビットとして１が出力される。従って、ここでは、Ｓ
　ｒ　＜　Ｘ　ｒ　＜　Ｓ　ａなので、ＸＩ　　Ｓｏの
演算の時の算術論理演算ユニット４の演算結果の符号は
正であり、従って、演算結果の符号ビットとして０が出
力され、“ｏｏｏｏ”の最下位に加算され、アキュムレ
ータ６ａには“ｏｏｏｏ”が格納される。か＜シテ、（
Ｘｈ−３ｏ）、（ｘｌ、−＋−５ｏ）、・・・（Ｌ　　
Ｓｏ）の演算の符号ビットが、アキュムレータ６ａのそ
れぞれのレジスタ段に、蓄積符号ビットデータＡＳＩ、
、・・・Ａ　Ｓ　３、Ａｓ２、Ａｓ。

として保持される。

次に、レジスタ３に帰還されたそれぞれの漬しＳｏから
、Ｓｔ　　Ｓｏを減算する処理が実行される。この処理
は、実質的にＸ、−Ｓ、の演算処理に相当する。

上述した処理と同様な処理が実行され、その結果として
、レジスタ３には、初期値としてｘ、、が保持されてい
たレジスタ段に（Ｘｈ−８ｌ）が保持され、初期値とし
てＸ。−１が保持されていたレジスタ段に（Ｘ、Ｉ−３
，）が保持され、同様にして、初期値としてＸＩが保持
されていたレジスタ段に（ＸＩ−８，）が保持される。

一方、符号ビットは、前回の符号ビットと今回の符号ビ
ットとの和が、アキュムレータ６ａのそれぞれのレジス
タ段に、蓄積符号ビットデータＡｓイ、・・・Ａｓ３、
Ａｓ、、ＡＳｌとして保持される。

再びＸｌについてみれば、レジスタ３に帰還された値Ｌ
　　Ｓｏから、Ｓｔ　　Ｓｏを減算する処理が実行され
る。この処理は、実質的にＸ、−Ｓ、の演算処理に相当
し、Ｓ　、　＜　Ｘ　＋　＜　３２であることから演算
結果は正であり、符号ビットは０となり、アキュムレー
タ６ａの蓄積符号ビットデータＡＳ。

としては、前回の符号ビットデータ“００００”と今回
の符号ビット０との和“００００”が蓄積される。

更に、レジスタ３に帰還されたそれぞれの値Ｘ１Ｓｔか
ら、Ｓ２−８ｌを減算する処理が実行される。この処理
は、実質的にＸｌ−３，の演算処理に相当する。

上述した処理と同様な処理が実行され、初期値としてＩ
７が保持されていたレジスタ３のレジスタ段には（Ｘ、
−３，）が保持され、初期値としてＬ−１が保持されて
いたレジスタ段には（Ｘ、、−５２）が保持され、同様
にして、初期値としてＸ、が保持されていたレジスタ段
には（ＸＩ　　３２）が保持される。一方、符号ビット
に関しては、前回までの符号ビットの和（すなわち、蓄
積符号ビットデータ）と今回の符号ビットとの和が、ア
キュムレータ６ａのそれぞれのレジスタ段に、ＡＳＩ、
、・・・Ａｓ３、Ａｓ２、Ａ　Ｓ　＋として保持される
。

従って、Ｘ、に関しては、実質的にＸＩ　　３２に相当
する演算処理が実行され、Ｓ　＋　＜　Ｘ　Ｉ＜　３２
であることから演算結果は負となり、符号ビットは１と
なり、アキュムレータ６ａのＡＳ、　とじては、前回ま
での蓄積符号ビットデータ“００００”と今回の符号ビ
ット１との和“０００１”が蓄積される。

同様の演算処理を（ＸＩ　　３１３）　　（ＳＩ４　３
ｅａ）まで順次繰り返し、演算結果が正ならばＯＩＩを
、演算結果が０または負ならば１″をアキュムレータに
累積していく。入力数Ｘｌについては、最終的に、アキ
ュムレータに累積された符号ビットデータは、この入力
数Ｘ１が第２図に示すように３１＜ＸＩ＜３２の範囲で
あることを意味する“１１０１”なる値となり、これが
出力結果を表す。

Ｓｏ＜Ｓｔ＜・・・＜Ｓ、３＜Ｓ、、の関係にあるので
、出力結果“１１０１”の２の補数をとることにより、
出力結果を対照固定定数の大小に関係に合わせることも
可能である。

ほかの入力数ｘ２〜ｘｏについても同様に処理が並列し
て行なわれるが、これらの処理には一切の条件判断処理
が含まれていない。従って、比較演算処理を多重化する
ことが可能である。

尚、本実施例では、各固定定数の範囲がアキュムレータ
出力と一致する場合について述べたが、各固定定数の範
囲を任意の値としてメモリに記憶しておき、必要な場合
にメモリから取り出して利用することもできる。

〔実施例２〕 上記した実施例１は、減算により比較処理を実施してい
るが、加算によっても比較処理を実施することができる
。

一般に、算術論理演算ユニット４は、演算結果が自身が
取り扱うことができる最大値ＭＡＸを越えた場合、符号
ビットを“１”にセットするように構成されている。加
算による比較処理は、加算結果がオーバーフローしたと
きに符号ビットがビとなることを利用する。

そこで、実施例２によれば、第１図に示す算術論理演算
回路の算術論理演算ユニット４０入力端子５に、（：Ｍ
ＡＸ−３ｉ）　（但し、１＝１４〜０）ヲ順次入力し、
具体的ニハ、（ＭＡＸ　　Ｓｌｓ）、（Ｓ、４　５Ｉ３
）、・・・（Ｓ２−Ｓ、）、（Ｓｌ−８０）を順次入力
し、算術論理演算ユニット４には加算演算を実施させる
。

なお、処理のフローは、実施例１と基本的に変わらない
ので、入力定数ｘ２についてのみ説明する。

第３図は、このような場合の算術論理演算回路の動作を
説明するための図である。

この算術論理演算口に、入力数ｘ２が入力されると、ま
ず、Ｘ　２　＋　（ＭＡＸ　　Ｓ　ｌ　４）が演算され
る。ここで、入力数ｘ２は３１４よりも大きい値を有す
るので、演算結果はオーバーフローを起こし、符号ビッ
トは“１”となる。この符号ビットは、アキュムレータ
６ａに加算される。また、演算結果は、レジスタ３に帰
還される。

次に、この帰還された値を用いて、Ｘ　２　＋　（ＭＡ
ＸＳ１４）　＋（３１４３１３）が演算される。これは
Ｘ２＋（ＭＡＸ　−３１４）に相当するが、上述の演算
と同様に、演算結果はオーバーフローを起こすので、符
号ビットは“１”となり、これがアキュムレータ６ａに
蓄積される。このような操作をＸ　、　＋　（ＭＡＸ−
８υ＋（Ｓｔ　　Ｓｏ）まで繰り返すと、第３図に示す
ように、アキュムレータ６ａに累積された値“１１１１
”から、最終的にこの入力数Ｘ２が３１４＜Ｘ２である
ことが判定される。

発明の詳細 な説明したように、本発明に係る算術論理演算回路は、
演算結果の符号ビットを蓄積するアキュムレータを備え
たことにより、入力された被演算数と定数との比較演算
を、条件判断処理を行うことなく実行することができる
。従って、この算術論理演算回路を使用するならば、入
力された複数に対する固定定数との比較演算を、多重化
処理することが可能である。

【図面の簡単な説明】

第１図は、本発明に係る算術論理演算回路の構成を示す
ブロック図であり、 第２図は、第１図に示す算術論理演算回路の動作を説明
するための図であり、 第３図は、第１図に示す算術論理演算回路において、そ
の算術論理演算ユニットに入力できる値よりも大きな入
力数が入力された場合の回路の動作を説明するための図
であり、 第４図は、従来の算術論理演算回路の構成を示すブロッ
ク図であり、 第５図は、第４図に示した算術論理演算回路の動作を説
明するための図である。 〔主な参照番号〕 １．５・・入力端子、 ２．７・・出力端子、 ３．６・・レジスタ、 ４・・・・算術論理演算ユニット、 ６ａ・・・アキュムレータ、 ６ｂ・−・加算器

Claims (1)

1. 【特許請求の範囲】 所定の定数と外部から入力された任意の被演算数との比
   較演算を実行することができる算術論理演算回路におい
   て、 該定数を入力する第１の入力端子と、該被演算数を入力
   する第２の入力端子と、該第１および第２の入力端子に
   入力された値を処理した結果生成される演算結果を出力
   する第１の出力端子と、該演算結果の符号を表す符号ビ
   ットを出力する第２の出力端子とを具備する算術論理演
   算ユニットと、該算術論理演算ユニットが該第１出力端
   子から出力する符号ビットを順次蓄積することができる
   アキュムレータとを備え、 該第１の入力端子に入力される複数の定数の各各と該第
   ２の入力端子に入力された任意の被演算数との減算演算
   を順次行い、該減算演算毎の演算結果の符号ビットを該
   アキュムレータに順次蓄積することができるように構成
   されていることを特徴とする算術論理演算回路。