JPH0764768A - 絶対値累積加算装置 - Google Patents

Abstract

(57)【要約】 【目的】 絶対値の累積加算を実行する場合に、負の数
が多い場合でも全体として累積加算にかかる時間を十分
に短くする。 【構成】 入力するデータ１が正の数である場合には従
来と同様の動作で加算器１４により１回で累積加算処理
を行なう。また、入力するデータが負の数である場合に
は、通常の構成の加算器１４によってその全てのビット
を反転した値と累積値とキャリーとを１回で加算処理し
てしまう。全てのビットを反転し、キャリーの“１”を
加算すると負の数の絶対値が得られる。従って、入力す
る値の正負に関わらず、その累積加算処理速度は同様に
なり、高速演算が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置において
入力データの絶対値を累積加算し、その結果を得るため
の演算に用いられる絶対値累積加算装置に関する。

【０００２】

【従来の技術】例えば、画像処理の分野において、画像
中のある１点とその周辺にあるいくつかの点との間の距
離を累積加算するような場合、各点のＸ、Ｙ座標につい
て、それぞれその差の絶対値を求め、加算器等を用いて
累積加算することが行なわれる。この目的のために、絶
対値累積加算装置が使用される。図２に、従来の絶対値
累積加算装置ブロック図を示す。この装置は、データ１
を直接受け入れるセレクタ２と、データ１の補数を得る
インバータ３及び加算器４と、データ１の符号を判定す
る符号判定部５と、累積加算を行なう加算器６及び累積
値記憶部７から構成される。

【０００３】一般のコンピュータでは、符号付きの数字
を取り扱うために、数値を２の補数で表現することが行
なわれる。このような数値については、正の数であれば
そのまま、負の数であればこの値を論理反転し、“１”
を加算することによって絶対値が得られる。図２に示し
たセレクタ２は、一方の入力端子に値が正のデータ１を
そのまま受け入れると共に、データ１が負である場合の
ために、インバータ３によってこれを論理反転し、加算
器４で“１”を加算したものを、他方の端子に受け入れ
る構成とされている。

【０００４】セレクタ２の入力のいずれを選択するか
は、符号判定部５の出力による。２の補数で表現された
数値については、例えばその最上位ビットが“０”であ
る場合には正の数、“１”の場合には負の数と判定する
ことができる。符号判定部５は、そのような判定結果を
セレクタ２に入力し、正の数の場合にはデータ１を直接
受け入れて出力し、負の数の場合は加算器４の出力を受
け入れて出力する制御を行なう。

【０００５】加算器６はＡ端子にセレクタ２の出力を受
け入れ、Ｂ端子に累積値記憶部７の出力を受け入れる構
成となっている。累積値記憶部７は加算器６の出力を受
け入れて保持するレジスタから構成される。従って、例
えば初期状態では累積値記憶部７の内容は“０”であっ
て、加算器６のＡ端子に入力する値と、Ｂ端子に入力す
る値“０”とが加算されて累積値記憶部７に記憶され
る。その後は、前回に得られた累積値がＢ端子に入力
し、今回入力する値の絶対値がＡ端子に入力し、これが
加算器６によって加算されて出力される。こうして、デ
ータ１の絶対値の累積値８がこの回路から出力されるこ
とになる。

【０００６】

【発明が解決しようとする課題】ところで、上記のよう
な従来の絶対値累積加算装置には次のような解決すべき
課題があった。図２に示す装置では、入力するデータ１
が正の数の場合にはデータ１がセレクタ２を通過し、直
ちに加算器６に入力して累積加算処理が実行される。し
かしながら、入力したデータ１が負の数の場合には、一
旦加算器４において絶対値を求めるための演算処理が実
行される。その後、その結果がセレクタ２を通じて加算
器６に入力し、累積値記憶部７の出力と共に累積加算処
理が実行される。

【０００７】このように、正の数については１台の加算
器６が処理を行ない、負の数については２台の加算器４
と６が順に１回ずつ加算処理を行なうことから、負の数
の加算処理には正の数の加算処理の２倍近い時間がかか
る。従って、入力するデータ１に負の数が多く含まれて
いるような場合、累積加算結果を得るための時間が非常
に長くなるという問題があった。特に、画像処理のよう
な場合、画像中の１点とその周辺にある多数の点との間
の距離を累積加算しようとすると、入力する負の数は正
の数と同等程度になり、しかもデータ量は膨大なため、
演算処理時間はとても無視できない長時間となる。

【０００８】本発明は以上の点に着目してなされたもの
で、絶対値の累積加算を実行する場合に、負の数が多い
場合でも全体として累積加算にかかる時間を十分に短く
することができる絶対値累積加算装置を提供することを
目的とするものである。

【０００９】

【課題を解決するための手段】本発明の絶対値累積加算
装置は、２の補数で表現される任意の整数値から成るデ
ータを順に受け入れて、これらのデータの絶対値を加算
器によって累積加算するものにおいて、入力したデータ
の正負を判定し、入力したデータが負の数の場合に、前
記加算器に値が１のキャリーを供給する符号判定部と、
入力したデータが正の数の場合はそのままそのデータを
前記加算器に送り、負の数の場合はそのデータを構成す
る全てのビットを反転して前記加算器に送る論理反転部
と、前記加算器の出力する加算結果を記憶する累積値記
憶部とを備え、前記加算器は、前記論理反転部と累積記
憶部の出力とキャリーを受け入れて加算して新たな累積
値を得ることを特徴とするものである。

【００１０】

【作用】この装置では、入力するデータが正の数である
場合には従来と同様の動作で累積加算処理を行なう。ま
た、入力するデータ位置が負の数である場合には、通常
の構成の加算器によってその全てのビットを反転した値
と累積値とキャリーとを１回で加算処理してしまう。全
てのビットを反転し、キャリーの“１”を加算すると負
の数の絶対値が得られる。従って、入力する値の正負に
関わらず、その累積加算処理速度は同様になり、高速演
算が可能となる。

【００１１】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は、本発明の絶対値累積加算装置実施例を
示すブロック図である。この装置は、データ１を受け入
れる論理反転部１１と、データ１の符号を判定する符号
判定部１２と、この符号判定部１２の出力からキャリー
を生成するキャリー生成部１３と、累積加算処理を実行
する加算器１４及び累積値記憶部１５から構成されてい
る。

【００１２】本発明の装置においても、この累積加算に
使用されるデータは２の補数で表現される任意の整数値
とする。論理反転部１１は、入力するデータ１が正の数
の場合にはこれをそのまま出力し、負の数の場合には全
てのビットを反転して出力する動作を行なう回路であ
る。この論理反転部１１は、符号判定部１２の出力を受
け入れて、正の数が入力した場合と負の数が入力した場
合との処理を切り換える構成となっている。なお、その
詳細は後で図４を用いて説明する。

【００１３】符号判定部１２は、入力したデータの正負
を判定し、例えば入力したデータが正の場合には
“０”、負の場合には“１”というデータを出力する回
路から構成される。この回路構成の具体例等は、後で図
３を用いて説明する。キャリー生成部１３は、符号判定
部１２の出力を受け入れて、加算器１４に対しキャリー
を出力する回路から構成される。これは、例えば符号判
定部１２の出力を受け入れて加算器１４の動作中、その
値を保持する１ビットのレジスタ等から構成される。

【００１４】加算器１４は、従来装置に使用されている
ものと同様の構成で、Ａ端子及びＢ端子に入力する数値
を加算してＹ端子に出力する構成のものである。なお、
この加算器１４は、キャリーが入力すると、その最下位
ビットに“１”を加える動作を行なう。即ち、キャリー
を下位の加算器の桁上げ信号として受け入れ、実質的に
最下位ビットに“１”を加算する処理を加算処理と同時
に実行する構成となっている。この機能は従来の加算器
に備わったものをそのまま利用する。

【００１５】累積値記憶部１５は、加算器１４の出力を
受け入れて保持するレジスタ等から構成される。上記の
ような構成によって、新たなデータ１が次々とこの回路
に入力すると、累積値８が得られる構成となっている。
なお、加算器１４のこのような動作によって、加算器１
４は見かけ上Ａ端子に入力するデータとＢ端子に入力す
るデータとを加算すると共に、これに“１”を加算する
動作を一挙に行なうという効果が得られる。

【００１６】図３に、本発明の装置の具体例結線図を示
す。本発明の装置の動作を具体的な結線図を用いて更に
詳細に説明する。この実施例では、入力するデータが２
の補数で表現される整数であって、８ビットのデータ幅
を持つものとする。この８ビットで表されるデータは、
「１０００００００」の「−１２８」から「１１１１１
１１１」の「−１」までの負の数と、「０００００００
０」から「０１１１１１１１」の「１２７」までの整数
を表すことができる。

【００１７】このように２の補数で表現されるデータの
場合、その最上位ビットはデータの正負を表す符号とな
る。即ち、最上位ビットが“０”の場合は正、“１”の
場合は負の数を表している。なお、この図ではＩＮ
［７：０］は８ビット全てのデータを示し、ＩＮ［７］
というのはデータの最上位ビットを示している。

【００１８】この実施例では、入力データの全てのビッ
トを受け入れる論理反転回路２１と、その出力側の８ビ
ットのデータを受け入れ累積加算処理を行なう加算器１
４と、加算器１４の出力する８ビットのデータを受け入
れて保持する累積値保持レジスタ２５とが設けられてい
る。論理反転回路２１の出力は加算器１４のＡ端子に入
力し、累積値保持レジスタ２５の出力は加算器１４のＢ
端子に入力する構成となっている。また、入力するデー
タの最上位ビットＩＮ［７］は、加算器１４のキャリー
としてそのまま入力する構成となっている。

【００１９】即ち、この実施例では、入力するデータの
最上位ビットがそのまま論理反転回路２１の制御に使用
され、かつ加算器１４のキャリーとして使用されるた
め、符号判定やキャリー生成のための回路素子は設けて
いない。即ち、入力データの一部を加算器１４に入力す
るためのラインがそのまま符号判定部及びキャリー生成
部として機能することになる。また、論理反転回路２１
に符号判定部から入力すべき信号は、論理反転回路２１
の内部で分岐される構成となっている。

【００２０】図４に、このような論理反転回路の具体的
なブロック図を示す。図に示すように、この回路には８
個のイクスクルーシブオア（排他的論理和）ゲート２０
−０〜２０−７が設けられている。ここで、入力するデ
ータの各ビットは、それぞればらばらに分離され、下位
７ビットはイクスクルーシブオアゲート２０−０〜２０
−６にそれぞれ入力し、上位ビットＩＮ［７］は全ての
イクスクルーシブオアゲート２０−０〜２０−７のもう
一方の入力端子に入力する構成となっている。最上位ビ
ットを受け入れるイクスクルーシブオアゲート２０−７
には、最上位ビットＩＮ［７］が両方の入力端子に入力
する構成となっている。

【００２１】以上のようなイクスクルーシブオアゲート
の動作は従来よりよく知られたもので、制御信号として
入力する最上位ビットＩＮ［７］が“０”の場合には、
もう一方の端子に入力する８ビットの信号がそのまま出
力として取り出され、制御信号が“１”の場合には入力
する信号が全て論理反転して出力される。

【００２２】一方、加算器１４にキャリーが入力する
と、その加算結果の最下位ビットに“１”が加算される
ことは先に説明したとおりである。従って、本発明の装
置では、加算器１４の入力データが正の場合にはＡ端子
に入力した信号とＢ端子に入力した信号とがそのまま加
算されて累積値となる。一方、入力データが負の数の場
合にはその数値の全てのビットを論理反転し、キャリー
によって最下位ビットに“１”を加算することによって
その絶対値を得ると共に、Ｂ端子に入力する累積値との
加算処理が同時に実行される。

【００２３】従って、実質的に、図２に示した従来装置
と同様、負の数の場合についてもその絶対値を求めて累
積加算処理が行なわれる。しかも、本発明の装置ではこ
のような処理を１台の加算器１４によって同時に実行す
ることから、負の数が入力した場合でも正の数が入力し
た場合と同様の時間で累積加算処理が行なわれる。

【００２４】図５に、本発明の装置の具体的な動作説明
図を示す。図は、上記の図３に示す回路に時刻Ｔ１から
Ｔ７の間に次々に入力するデータの累積値加算処理を行
なった結果の出力を示している。この図の横方向には、
入力されたデータと、論理反転回路の出力と、累積値保
持レジスタ２５に格納された前回までの累積値と、キャ
リーの内容と、加算器１４の出力を示している。なお、
この表には８ビットの２進数字の他に（）でくくって１
０進数表現を併せて表示している。

【００２５】まず、時刻Ｔ１に１０進数で値が“１”の
データが入力すると、この値は正の値のため、論理反転
回路２１をそのまま通過して加算器１４に入力する。こ
の累積処理は初回のため、累積値保持レジスタ２５の内
容は“０”である。また、入力データが正なのでキャリ
ーは“０”である。従って、加算器１４は入力した値
“１”と累積値“０”とを加算し、“１”という出力を
得る。

【００２６】次の時刻Ｔ２には、１０進数にして−５の
数値のデータが入力する。入力データが負の値のため、
入力されたデータが全て反転され、論理反転回路２１か
ら出力される。従って、その値を１０進数に直すと
“４”となる。累積値保持レジスタ２５に格納された前
回の累積結果は“１”である。また、入力したデータが
負の数であるため、キャリーは“１”となる。加算器１
４にはＡ端子に“４”、Ｂ端子に“１”の値が入力す
る。その結果、加算器１４の加算結果は“５”となる
が、キャリーが“１”であって、これが最下位ビットに
加算されるため、結果的に“４”と“１”と“１”を加
算した値“６”が出力として得られる。

【００２７】これは、丁度入力したデータ“−５”の絶
対値と累積値“１”との加算値に等しくなる。時刻Ｔ３
では、１０進数にして“−１８”という値がデータとし
て入力する。これが負の数であることから、論理反転回
路２１で全てのビットが反転され、値が“１７”となっ
て加算器１４に入力する。前回までの累積値は“６”で
あって、キャリーが“１”として入力するから、加算器
１４の出力は“２４”となる。以下、時刻Ｔ４から時刻
Ｔ６まで同様の処理が実行される。そして時刻Ｔ７に、
累積値保持レジスタ２５から最終的な累積値が得られ、
外部回路に出力される。

【００２８】本発明は以上の実施例に限定されない。上
記実施例では、入力されるデータが８ビットの例を示し
たが、そのビット数は任意で構わない。この場合には、
論理反転回路や、加算器、累積値保持レジスタ等の構成
を変更すればよい。また、上記実施例では入力されたデ
ータの符号判定のためにそのデータの最上位ビットを直
接利用するようにしたが、例えばこの回路に入力する前
にデータを処理した他の演算器の出力する符号フラグ等
を利用してもよい。また、よく知られたその他の処理で
データの符号を判定し、論理反転部の動作を制御した
り、加算器にキャリーを入力させるようにすればよい。

【００２９】

【発明の効果】以上説明した本発明の絶対値累積加算装
置は、２の補数で表現される任意の整数値についてその
絶対値を加算器によって累積加算する場合に、入力した
データの正負を判定して、入力したデータが負の数の場
合に値が“１”のキャリーを供給する符号判定部と、値
が負の場合に全てのビットを反転して加算器に送る論理
判定部と、加算器の出力結果を記憶する累積値記憶部と
を設けるようにし、加算器において論理反転部の出力と
累積値記憶部の出力とを正負判定部から入力されたキャ
リーとを受け入れて加算処理するので、１台の加算器に
より正の数も負の数も一挙に絶対値の累積加算を実行す
ることができる。これにより、この種の演算処理の高速
化を図り、画像処理等の情報処理装置についてその全体
的な演算速度を早めることができる。

【図面の簡単な説明】

【図１】本発明の絶対値累積加算装置ブロック図であ
る。

【図２】従来の絶対値累積加算装置ブロック図である。

【図３】本発明の装置の具体例結線図である。

【図４】論理反転回路結線図である。

【図５】本発明の装置の具体的な動作説明図である。

【符号の説明】 １ データ ８ 累積値 １１ 論理反転部 １２ 符号判定部 １３ キャリー生成部 １４ 加算器 １５ 累積値記憶部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ２の補数で表現される任意の整数値から
   成るデータを順に受け入れて、これらのデータの絶対値
   を加算器によって累積加算するものにおいて、 入力したデータの正負を判定し、入力したデータが負の
   数の場合に、前記加算器に値が１のキャリーを供給する
   符号判定部と、 入力したデータが正の数の場合はそのままそのデータを
   前記加算器に送り、負の数の場合はそのデータを構成す
   る全てのビットを反転して前記加算器に送る論理反転部
   と、 前記加算器の出力する加算結果を記憶する累積値記憶部
   とを備え、 前記加算器は、前記論理反転部と累積記憶部の出力とキ
   ャリーを受け入れて加算して新たな累積値を得ることを
   特徴とする絶対値累積加算装置。