JPH03118643A - データ取込み方法 - Google Patents

データ取込み方法

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Publication number
JPH03118643A
JPH03118643A JP2260283A JP26028390A JPH03118643A JP H03118643 A JPH03118643 A JP H03118643A JP 2260283 A JP2260283 A JP 2260283A JP 26028390 A JP26028390 A JP 26028390A JP H03118643 A JPH03118643 A JP H03118643A
Authority
JP
Japan
Prior art keywords
data
memory
trigger
section
trigger event
Prior art date
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Pending
Application number
JP2260283A
Other languages
English (en)
Inventor
Emu Jiyakuson Ronarudo
ロナルド・エム・ジャクソン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tektronix Japan Ltd
Original Assignee
Sony Tektronix Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Tektronix Corp filed Critical Sony Tektronix Corp
Publication of JPH03118643A publication Critical patent/JPH03118643A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/25Testing of logic operation, e.g. by logic analysers
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3177Testing of logic operation, e.g. by logic analysers

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、ロジック・アナライザ等のメモリにデータを
取込む方法に関する。
[従来技術及び発明が解決しようとする課題]ロジック
・アナライザは、マイクロ・プロセッサのアドレス線、
データ線、制御線等の数多くの論理信号源からのデジタ
ル・データを取込み解析する装置である。ロジック・ア
ナライザは、周期的にこれら論理信号の各々を基準しき
い値と比較し、各信号源の論理状態が高状態か低状態か
を判断する。
トリガ部又はトリガ機構により、ユーザは、どの時点で
関心あるどのデータを取込むかを指定することが出来る
。たとえ最大の記憶容量を持つメモリを使用したとして
も、高速電子システムで発生する全てのデータを取り込
んでいたのでは、すぐにメモリは一杯になってしまうの
で、どのデータを取込むかを決定する為のプロセスが極
めて重要になる。被試験装置のデータは、通常循環型の
メモリに送られる。このメモリは、指定した期間に達す
るまで繰り返し重ね書きし、何度でも無意味な情報をメ
モリに書き込むことが出来る。
トリガ条件が満たされる(これをトリガ・イベントの発
生ともいう)と、循環型メモリへの新しいデータの流れ
が遮断され、メモリに既に書き込まれたデータが保存さ
れる。これは、トリガ・イベントの発生に応じてすぐに
実行することが出来、その後のメモリの内容は、全てト
リガ・イベントの発生以前に起こった動作を示すデータ
、即ちブリトリガ・データとなる。これとは反対に、ト
リガ・イベントの発生後も引き続いてメモリ容量分だけ
書込みを続けた場合には、メモリの内容は、トリガ条件
の発生後すぐに起こった動作を示すデータ、即ちポスト
・トリガ・データとなる。通常は、トリガ位置の選択に
よって、ブリ・トリガ・データ及びポスト・トリガ・デ
ータの多くの組み合わせの中から任意の1つを選択する
ことが出来る。ユーザがどのような組み合わせを選択す
るかは、解決しようとする問題によって決ま咀 トリガ
機構をプログラムすることにより、その問題の発生する
付近にどのようなトリガ条件でも適宜指定することが出
来る。
カズオ・ノグチによる米国特許第4654848号「マ
ルチ・トリガ・ロジック・アナライザ」は、複数のデー
タ取込みを実行するために複数のトリガを指定可能なロ
ジック・アナライザを開示している。これらの複数のデ
ータ取込みから得たデータを記憶する為に、このロジッ
ク・アナライザのメモリは、数多くの小容量メモリ・セ
クションに区分されている。このロジック・アナライザ
のトリガ機構は、多くのトリガ条件の各々を異なるデー
タ・パターンに指定することが出来るように、動作中に
ワード・レコグナイザの値を変更することが可能である
。この機能により、メモリの各部分を明確な非反復デー
タ取込みに使用することが可能になる。
区分した取込みメモリは、多数のデータ取込みに対して
同じトリガ条件を使用する場合にも利用することが可能
である。例えば、特定の反復トリガ・イベントの付近の
データを繰り返し取込み、その反復データが異なって生
じる場合を検索したいことがある。しかし、ある種の問
題の場合には、最初のN個のトリガ・イベントの回りの
動作を観測するだけでは何等問題の解決には役立たない
場合がある。またある場合には、何か未知の原因により
トリガ・イベントの発生が停止する前のN個のトリガ・
イベント付近のデータを検査する機能が欲しいこともあ
る。
例えば、ディスク・ドライブから連続的にデータ・ブロ
ックを受けるコンピュータが間欠的に動作異常をきたし
、そのコンピュータが受けるデータの中にその動作異常
の原因があると思われる場合がある。そのような場合、
オペレータは、最後のいくつかのデータ・ブロック・リ
クエスト付近のデータ及び他の動作を検査出来ることが
望ましい。
データ・ブロック・リクエストの発生毎にトリガ・イベ
ントを発生するようにトリガ条件を定義出来る。その後
、被試験装置がちはやトリガ条件を発生していないこと
をオペレータが気づいたとき、最後のトリガ・イベント
付近の動作及びそのトリガ・イベントの前のいくつかの
トリガ・イベントを観測して動作異常の原因を確認した
いことかある。
ロジック・アナライザは、取込みメモリの外に基準メモ
リ又は複数の基準メモリを有し、1つのセットのデータ
をセーブしながら、他のセットのデータを取込むことが
出来るものもある。単一の基準メモリを有するロジック
・アナライザを用いても、繰り返しデータを取込み、取
込みメモリの内容の各データを基準メモリにコピーする
ことが出来る。この機能により最後に発生したトリガ・
イベント付近のデータを観測出来るが、最後から遡って
2番目及び3番目のトリガ・イベント付近の情報は得ら
れない。多数の基準メモリを備えたロジック・アナライ
ザの場合には、2以上のトリガ・イベントに関するデー
タを記憶出来るが、メモリ間でデータを転送するのにが
なりの時間がかかるので、測定に時間的ギャップが生じ
、いくつかのトリガ・イベントが生じてもそれに関連す
るデータを取り込めない場合も起こり得る。
従って、本発明の目的は、一連のトリガ・イベントの最
後のイベント付近のデータを取込むと共に、最後のトリ
ガ・イベントの前のいくつかのトリガ・イベント付近の
データも取り込める方法を提供することである。
[課題を解決する為の手段及び作用] 本発明は、一連のトリガ・イベントの最後のイベント付
近のデータを取込むと共に、最後のトリガ・イベントの
前のいくつかのトリガ・イベント付近のデータも一緒に
取り込める方法を提供している。取込みメモリは、N個
のメモリ・セクションに分割され、測定したいトリガ条
件が定義される。その後、この同じトリガ条件を用いて
繰り返しデータの取込みが実行される。最初に、これら
取込み動作毎のデータはN個のメモリ・セクションの各
々に記憶される。これらメモリ・セクションの全てが一
旦一杯になっても尚トリガ・イベントが発生している場
合には、取込みメモリは、最初に記憶されたのと同じ順
番で、トリガ・イベントの発生がないことが確認される
か、外部条件が変化したことが確認されるまで必要な回
数だけ再度使用され、その確認された時点でロジック・
アナライザの動作が停止する。このとき、メモリ・セク
ションの1つには最後のトリガ・イベント付近のデータ
が記憶されている。もう1つのメモリ・セクションには
、ロジック・アナライザの動作停止直前の動作を表すデ
ータが記憶されている。
残りの(N−2)個のメモリ・セクションには、最後の
トリガ・イベント以前に発生したトリガ・イベント付近
のデータが夫々記憶されている。これら取込みデータの
取込み時点を記録するタイム・スタンプ機能によりデー
タの時間関係を再構築出来る。
[実施例] 第2図は、本発明で用いるロジック・アナライザの取込
みメモリのブロック図で、多数の循環メモリを含む循環
型構成になっている。この例では、メモリ全体が6つの
メモリ・セクションA、  B。
C,D、  E及びFに分割されている。トリガ条件が
定義され、ロジック・アナライザが起動されると、取り
込まれたデータの流れは最初にメモリ・セクションAに
供給される。もしこのメモリ・セクションAが第1トリ
ガ・イベントの発生以前に一杯になったならば、メモリ
・アドレス・コントローラ(図示せず)は、セクション
Aの最後のアドレスから最初のアドレスを指定し、古い
データの上に新しいデータを重ね書きしていく。
このデータ取込みで第1トリガが発生すると、メモリ・
アドレス・コントローラは、メモリ・セクションBの最
初のアドレスを指定して、セクションAに第1トリガ・
イベント以前のデータを残す。あるいは、セクションA
のデータの全て又は一部分がもう一度新しいデータに置
換されるまで多数の取込みサイクル期間だけこの動作を
遅らせても良い。この遅延時間はオペレータがトリガ位
置を選択することにより調整可能である。オペレータが
トリガ・イベントの前よりも後に起こった現象を観測し
たい場合には、最大遅延時間に設定され、データの流れ
がセクションBに移る前にセクションAの内容の全てを
一度重ね書きする。
いずれの場合でも第1トリガ・イベント付近のデータが
メモリ・セクションAに残され、現在の取込みデータは
セクションBに供給される。このセクションBでも同様
に、ロジック・アナライザは第2のトリガ・イベントを
待って重ね書き動作を続ける。第2のトリガ・イベント
が発生し、ポスト・トリガ・データがセクションBに記
憶されると、メモリ・アドレス・コントローラは、デー
タの流れをメモリ・セクションCに変更し、更に同様の
動作を繰り返す。
本発明の方法は、予想されるトリガ・イベントの発生回
数が、有限の用意されたメモリ・セクションの数より多
い場合に有効である。特定のトリガ・イベントが無限に
発生し続けた場合、ある任意の時点でロジック・アナラ
イザの動作を停止すると、取り込まれたデータは、ロジ
ック・アナライザの動作停止以前に連続的に発生した多
数のトリガ・イベント付近のデータとなる。もしトリガ
・イベントの発生回数が用意されたメモリ・セクション
の数より少なければ、本発明の技法に頼ることなく、全
てのトリガ・イベント付近のデータを取込むことが出来
る。
特定のトリガ条件のイベントの発生回数が用意されたメ
モリ・セクションの数より多い場合には、最後のメモリ
・セクションFがその特定のトリガ・イベントの6番目
の発生に関連するデータで一杯になったときに、メモリ
・アドレス・コントローラは、メモリ・セクションAの
最初のアドレスに入力データを供給し、そこに記憶され
ている第1トリガ・イベントに関連するデータの上に新
しいデータを重ね書きする。その後、第7番目のトリガ
・イベントが発生し、ポスト・トリガ・データがセクシ
ョンAに書き込まれると、入力データの流れは、再びセ
クションBに供給され、セクションBのデータが上書き
される。このような循環型メモリに循環的に上書きする
動作を無期限に繰り返しても良い。
このような循環型メモリを用いた無期限書込み動作は、
ロジック・アナライザの動作が停止するまで継続する。
この動作の停止は、オペレータが手動でロジック・アナ
ライザを停止させるか、外部信号に応じてロジック・ア
ナライザが停止するようにプログラムするか、又は選択
された期間タイマーがトリガの発生を検出しない時に停
止させるようにしても良い。オペレータは、被測定シス
テムがこれ以上トリガ・イベントを発生しない既知のモ
ードに入ったことに気付くかも知れないし、又はトリガ
の発生が停止したことを例えばロジック・アナライザの
前面パネル、から確認する他の方法があるかも知れない
。あるいは、被測定システム内で関心のあるイベントが
発生したことを胎外部信号、例えば他のロジック・アナ
ライザからの信号の発生に応じてロジック・アナライザ
が動作を停止するように、オペレータは調整することも
出来よう。この場合、オペレータは最後のトリガ・イベ
ントよりも外部信号で示された変化の前の一連のトリガ
・イベントにより関心があるかも知れない。
第3図は、トリガ・イベントの発生が停止し、ロジック
・アナライザの動作が手動で停止された場合、又はアナ
ライザ自信がこれ以上のトリガ・イベントの発生がない
ことを検出して動作を停止した場合の分割されたメモリ
内の記憶データの一例を示している。この実施例では、
動作の停止以前に10(又は6の倍数プラス4)回のト
リガ・イベントの発生があったと仮定している。セクシ
ョンEは、停止コマンドの直前のデータを含んでいる。
セクションDは、最後のトリガ・イベント付近のデータ
を記憶している。セクションC,B。
A及びFは、最後のトリガ・イベント以前に発生した4
つの一連のトリガ・イベントに関するデータを夫々記憶
している。更に、これら取り込まれた全てのデータは、
タイムスタンプ(取込み時点の記fa)がされているの
で、全てのトリガ・イベント及び関連するデータ間の時
間関係を明確に再生することが出来る。
第1図は、本発明の方法の好適実施例を示す流れ図であ
り、ステップの順序の概要を示している。
最初に、ロジック・アナライザの取込みメモリを多数の
メモリ・セクションに分割する。次に、ユーザがトリガ
条件を定義する。その後、ユーザがロジック・アナライ
ザを起動する。ロジック・アナライザは、第1のトリガ
・イベントが発生するまで第1メモリ・セクションにデ
ータを書込み続ける。ここでは多数回トリガ・イベント
が発生すると仮定する。トリガ・イベントが発生すると
、ユーザが選択したポスト・トリガの書込み動作を実行
した後にロジック・アナライザはそのセクションのデー
タ書込みを停止し、次のセクションへのデータ書込みを
開始する。全てのメモリ・セクションが一旦満たされる
まではトリガ・イベントの発生毎に次々と書込みメモリ
・セクションが移動して行き、全てのセクションが一杯
になると、循環的にメモリ・セクションが再使用される
。ユーザか又はロジック・アナライザの自動的トリガ間
監視機能により、トリガ・イベントの発生が停止したか
又は関心のある外部イベントが発生したと判断されると
、ロジック・アナライザの動作が停止する。
本発明の方法により取り込まれたデータの表示を制御す
るソフトウェアは、次のようないくつかの情報を失って
はならない。即ち、データの取込みが停止したとき、ど
のメモリ・セクションが書込み中であったかということ
、各メモリ・セクション内の最も古いデータと最も新し
いデータとの境界位置、全てのメモリ・セクションが一
度だけ使用されたかという点、もし使用されないセクシ
ョンがあれば、どのセクションが使用されなかったかと
いう点、及びロジック・アナライザの動作停止直前に取
り込まれたデータを記憶しているセクションの全体が少
なくとも一回データを書き込まれたかどうかという点等
である。最後の情報は、そのメモリ・セクションの最古
のデータがそのセクションの最初のアドレスに存在する
か、又は最新データと最古データの境界の直後に存在す
るかを知る為に必要である。また、各メモリ・セクショ
ンに完全にデータが書き込まれるまでは次のセクション
に書込み動作が移らないという条件が有効でない場合に
は、各メモリ・セクションの全アドレスに少なくとも一
回データが書き込まれたか否かという情報が必要になる
。もし、書き込まれていれば、最新のデータの次に最古
のデータが存在する。もし書き込まれていなければ、最
古のデータは、そのセクションの最初のアドレスに存在
することになる。
第1トリガ・イベントが発生し、このトリガの後で第1
メモリ・セクションが所定のポスト・トリガ動作でデー
タを書き込ん−でいる時に第2トリガ・イベントが発生
しても、この第2トリガ・イベントは無視される。この
第2トリガ・イベントを発生させたデータは通常のデー
タと同様に記憶される。これと同じことは、別の場合、
例えばデータ・クオ+jフィケーションによってデータ
が有効化されていないときにも起こり得る。このデータ
・クオリフィケーションとは、ある基準を満たすデータ
のみを記憶する周知の技法である。
メモリ・セクションがブリ・トリガの書込み動作を実行
しており、オペレータが選択したブリ・トリガの書込み
量を書き込まないうちにトリガ・イベントが発生すると
、このトリガ・イベントは有効に処理され、ブリ・トリ
ガの書込み量の不足分はポスト・トリガの書込み量に加
算され、そのメモリ・セクション全体が適正に使用され
るように補償される。
ロジック・アナライザに適切な機能の装備が可能であれ
ば、各メモリ・セクションに最後にデータを書き込んだ
位置のタイムスタンプ情報を記憶し、このタイムスタン
プ情報により、そのセクションの書込みデータの最初の
位置を参照出来るようにすることが望ましい。これによ
り、各メモリ・セクションからのデータを全て適正な時
間関係を有する1つのタイミング・ダイアグラムとして
表示することが出来るので、通常の手段、例えばカーソ
ル間の全てのデータの時間差を読み取ることが可能であ
る。
各メモリ・セクションにおいてトリガ・イベントの発生
する時点を記憶することも有用である。
そうすれば、ユーザの為に各メモリ・セクションのトリ
ガ点を表示することが出来る。各メモリ・セクションの
終了点に対応するカウンタ又はタイマーの値も記憶され
ている。もし30nsの計数を完了しないうちに次のメ
モリ・セクションに移った場合には、カウンタは計数を
停止し、その計数値はステータス・ビット付きの蓄積レ
ジスタに記憶され、そのステータス・ビットにより、所
定の計数が完了していないことが指示される。これによ
り、カウンタ又はタイマーは次のトリガ・イベントを探
索する準備をすることが出来る。その後、この蓄積レジ
スタの値はRAM (ランダム・アクセス・メモリ)に
移され、トリガ及び部分的なデータ取込みに関する他の
情報と関連付けられる。これら全ての情報によりユーザ
は、トリガ・イベントの再発生の停止につながる被測定
システムの動作の変化を容易に判断することが可能にな
る。
以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱することなく必要に応じて種々の変
形及び変更を実施し得ることは当業者には明らかである
[発明の効果コ 本発明のデータ取込み方法によれば、複数のメモリ・セ
クションに順次トリガ・イベント毎に入力データ及びそ
のデータのタイムスタンプ情報を書込み、全てのメモリ
・セクションが使用された場合に更にメモリ・セクショ
ンを再使用して新しいデータを書込み続けるので、デー
タ取込みを停止した時、最後のトリガ・イベント付近の
データの外にそれ以前の複数のトリガ・イベント付近の
データも記憶出来ると共に各メモリ・セクション毎のタ
イムスタンプ情報から記憶データの時間関係を正確に特
定出来る。
【図面の簡単な説明】
第1図は、本発明のデータ取込み方法の一実施例を示す
流れ図、第2図は、複数のメモリ・セクションのデータ
の流れを示すブロック図、第3図は、データ取込みを停
止したときの記憶データの一例を示す図である。

Claims (1)

  1. 【特許請求の範囲】 複数のメモリ・セクションを含むメモリに入力データを
    取込むデータ取込み方法であって、(a)上記メモリ・
    セクションの1つにトリガ・イベントの発生に応じて上
    記入力データ及び該入力データの記憶時点を表すタイム
    スタンプ情報を記憶し、 (b)全ての上記メモリ・セクションが使用されるまで
    上記ステップ(a)を繰り返し、(c)上記メモリ・セ
    クションを再使用することにより、上記ステップ(a)
    を繰り返して新しいデータを記憶し、 (d)上記メモリ・セクションへのデータ記憶を停止し
    て上記メモリのデータ取り込みを完了することを特徴と
    するデータ取り込み方法。
JP2260283A 1989-09-29 1990-09-28 データ取込み方法 Pending JPH03118643A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US414337 1989-09-29
US07/414,337 US5067130A (en) 1989-09-29 1989-09-29 Method for acquiring data in a logic analyzer

Publications (1)

Publication Number Publication Date
JPH03118643A true JPH03118643A (ja) 1991-05-21

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ID=23641019

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2260283A Pending JPH03118643A (ja) 1989-09-29 1990-09-28 データ取込み方法

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US (1) US5067130A (ja)
EP (1) EP0420398B1 (ja)
JP (1) JPH03118643A (ja)
DE (1) DE69028265T2 (ja)

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