JPH031228A - 浮動小数点乗算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は、浮動小数点形式のデータに対する乗算回路
であり、特にＩＥＥＥ（ザ　インスティテユート　オブ
　エレクトロニクス　エンジニア）規格による浮動小数
点乗算回路に関する。

【従来の技術】

第３図は、ＩＥＥＥ規格による従来の浮動小数点乗算装
置の構成例を示しており、指数部及び仮数部の計算フロ
ーを第４図（Ａ）、第４図（Ｂ）に示している。 指数部加算器ｌにて被演算数の指数部のオペランドＸｅ
、Ｙｅの加算が行なわれ（ステップＳｔ）、又、仮数部
乗算器４では、前記被演算数の仮数部のオペランドＸｓ
とＹｓとの乗算が行なわれ（ステップ＃ｌ）、この仮数
部乗算器４における仮数部の乗算結果がオーバーフロー
したときは（ステップ＃２）、指数部に対し＋１加算す
るためのインクリメント信号が送出される（ステップＳ
３）。次に指数部の加算結果をバイアス付き表記とする
ために、バイアス減算器２にて指数部からバイアス値Ａ
が減算される（ステップＳ４）。 又、前記インクリメント信号がセレクタ５に入力される
ことにより、仮数部乗算器４よりの仮数部の乗算結果が
１ビツト右にソフトされる（ステップ＃３）。又、面記
仮数部乗算結果に対して丸め回路６により丸め処理が行
なわれ、その結果、この丸め回路６より＋１の丸め信号
が出力されると（ステップ＃４）、仮数部のインクリメ
ンタ−７において、セレクタ５よりの仮数部の乗算結果
に＋１加算され（ステップ＃５）、このインクリメンタ
−７から仮数部の計算結果Ｏｓが出力される。又、イン
クリメンタ−７での＋１の演算の結果、桁上がりが生じ
、インクリメンタ−７から指数部に対してインクリメン
ト信号が出力されると（ステップＳ５）、指数部のイン
クリメンタ−３において、バイアス減算器２よりの指数
部の加算結果に対し＋！加算されて（ステップＳ６）、
指数部の計算結果Ｏｅが出力される。

【発明が解決しようとする課題】

ＩＥＥＥ規格の浮動小数点乗算においては、上述したご
とく、指数部は、Ｘｅ−ＡＳＹｅ−Ａのごとくバイアス
付きで表記される。Ａがバイアス値て、Ａ＝２　　　１
（ｎはデータヒツト数）と定義される。この場合、指数
部の加算結果は、（Ｘｅ−Ａ）＋（Ｙｅ−Ａ）＝（Ｘｅ
＋Ｙｅ−Ａ）−Ａとなり、指数部の加算結果を（Ｘｅ＋
Ｙｅ−Ａ）のようにバイアス付き表記とするノこめには
、Δを減算する必要があり、そのためにバイアス減算器
２を設けている。 又、このような計算に加えて、仮数部の乗算でのオーバ
ーフロー信号に伴う指数部へのインクリメント動作と、
丸め処理に伴う指数部へのインクリメント動作との２つ
のケースのインクリメント動作を必要とし、それぞれの
インクリメント動作を、指数部加算器ｌ及びインクリメ
ンタ−３にて行っている。 従って計算時間の最も遅い場合を想定すると、丸め回路
６よりの丸め信号が仮数部のインクリメンタ−７に入り
、このインクリメンタ−７での加算の結果、桁上がりが
生じ、インクリメンタ−７よりインクリメント信号が出
力されると、インクリメンタ−３においてインクリメン
ト動作が行なわれて指数部の計算結果Ｏｅが出力される
場合であり、この場合、丸め回路６よりの丸め信号出力
から指数部のインクリメンタ−３から出力結果が得られ
るまでに、仮数部のインクリメンタ−７での遅延時間と
、指数部のインクリメンタ−３での遅延時間との遅れが
生じることになる。扱う数値が単精度の場合、仮数部の
インクリメンタ−７が２４ビツト、指数部のインクリメ
ンタ−３が８ビツトで計３２ビットの幅があり、又、倍
精度ではインクリメンタ−７が４３ビツト、インクリメ
ンタ−３が１１ビツトで計６４ビット幅があるように、
各インクリメンタ−のビット幅が非常に大きいため、こ
れらのインクリメンタ−７，３で生じる遅延時間も大き
く、浮動小数点の乗算時間が長くなる欠点がある。又、
指数部の計算に関して、加算器１、バイアス減算器２及
びインクリメンタ−３を必要とするために回路規模が大
きくなるといった欠点があった。 この発明は、」二連の従来技術の欠点に鑑みてなされた
ものであり、乗算時間を短くし、かつ回路構成を簡単に
した浮動小数点乗算装置を提供することを目的とする。

【課題を解決するための手段】

この発明の浮動小数点乗算装置は、浮動小数点形式のデ
ータを乗算する浮動小数点乗算装置において、仮数部Ｘ
ｓ、Ｙｓの乗算を行う仮数部乗算器と、指数部Ｘｅ、Ｙ
ｅの加算を行う指数部加算器と、面記指数部加算器によ
る加算器ツノからバイアス値Ａを減算する減算器とを備
え、バスアス値Ａが入力される面記減算器の減算人力部
のＬＳＢに、仮数部乗算器でのオーバーフローに伴い出
力されるインクリメント信号と、仮数部乗算器の乗算出
力に対する丸め処理に伴い出力されるインクリメント信
号との論理和の反転信号を入力することによリ、指数部
におけるインクリメント処理を、（ＸｅＡ）＋（Ｙｅ−
Ａ）−（Ｘｅ＋Ｙｅ−Ａ）−（Ａ−１）なる形式にて行
うことを特徴とする。

【作用】

上記構成によれば、仮数部の乗算でオーバーフローして
インクリメント信号が出力されたとき、あるいは、乗算
結果に対する丸め処理で＋Ｉの丸め信号が出力され、仮
数部で桁上がりの結果、インクリメント信号が出力され
たとき、減算器の減算入力部のＬ　Ｓ　Ｂに所定の信号
を入力することにより、指数部に対するインクリメント
操作を行っている。

【実施例】

第１図は、この発明の浮動小数点乗算装置の一実施例を
示す制御ブロック図であり、第３図の従来装置と同一の
部分には同一の符号を付している。 仮数部乗算器４よりのインクリメント信号は、セレクタ
５に人力されるとともに、ノア回路ＮＯＲに入力され、
このノア回路ＮＯＨの出力信号は、反転器ＩＮＶを介し
てバイアス減算器２の、バイアス値（Ａ−１）が入力さ
れる減Ｊγ入力部の最下位のビット（ＬＳＢ）に人力さ
れる。 そして、丸め回路６よりの丸め信号は、仮数部のインク
リメンタ−７に入力されるとと乙に、アンド回路ＡＮＤ
に入力され、又、セレクタ５よりのｍビットの信号らア
ンド回路ＡＮＤに入力され、このアンド回路ＡＮＤの出
力信号は、面記ノア回路Ｎ　ＯＲの他方の人力部に入力
される。 次に上記構成の乗算装置の動作を第２図（Ａ）及び第２
図（Ｂ）の計算フローを参照して説明する。 仮数部乗算器４での仮数部Ｘｓ、Ｙｓの乗算により（ス
テップ＃１１）、その乗算結果がオーバーフローしてイ
ンクリメント信号が出力されたとき（ステップ＃１２）
、ノア回路ＮＯＲは“じを出力し、反転器ＩＮＶを介し
てバイアス減算器２の減算人力部のＬＳＨに指数部に“
０”が人力される。従ってバイアス減算器２において、
（Ｘｅ＋Ｙｅ−Ａ）（Ａ、−１）、つまり（Ｘｅ＋Ｙｅ
−Ａ）−Ａト１の減算が行なわれる。一方、仮数部乗算
器４よりインクリメント信号が出力されていないときは
、バイアス減算器２の減算入力部ののＬＳＢに”ビが人
力されるので、このバイアス減算器２において、（Ｘｅ
＋Ｙｅ−Ａ）−（（Ａ−１）＋　１）、つまり、従来例
で述へたと同じ（Ｘｅ＋Ｙｅ−Ａ）−Ａの演算が行なわ
れる。よって、仮数部乗算器４よりインクリメント信号
が出力されたときは、指数部の加算出力に対して＋１加
算される。このように仮数部乗算器４よりのインクリメ
ント信号によって指数部に対してインクリメントが行な
われる条件を以下、条件Ｉという。 又、このインクリメント信号がセレクタ５に入力される
ことにより、仮数部乗算器４よりの仮数部乗算結果が１
ビツト右にシフトされる（ステップ＃１３）。 次に、仮数部乗算器４よりの乗算出力は、丸め回路６に
て丸め処理が行なわれ、その結果、＋１の丸め信号が出
力されたか否かが判定され（ステップ＃１４）、この丸
め信号が出力されたときは、インクリメンタ−７におい
て、セレクタ５よりの仮数部の乗算値に＋１の加算が行
なわれ（ステップ＃１５）、このインクリメンタ−７か
ら仮数部の乗算結果Ｏｓが出力される。又、仮数部にお
いては、セレクタ５よりのｍビットの仮数部の乗算値が
すべて“１″であるかが判定され（ステップ＃１６）、
面記乗算値の谷ビットがすべて“１”のときは、インク
リメンタ−７での＋１の加算により、桁上がりが生じて
指数部に対４−るインクリメントが必要となり、このと
きはアンド回路ＡＮＤより“ビが出力されノア回路ＮＯ
Ｒに人力されることにより、前述と同様、バイアス減算
器２にて指数部に対してインクリメントが行なわれる。 以上のように丸め処理に伴い指数部に対しインクリメン
トされる条件を以下、条件２という。条件２の場合には
、アンド回路ＡＮＤよりの信号を指数部に対するインク
リメント信号として用いており、第３図の従来装置のよ
うに、二つのインクリメンタ７．３を通さなくてら済む
ので、計算時間を短縮できる。 一方、指数部加算器■にて指数部Ｘｅ、Ｙｅの加算が行
なわれ（ステップＳｌ１）、次にバイアス減算器２にて
、前記加算結果に対してはバイアスの減算が行なわれる
が、仮数部の演算で条件ｌあるいは条件２が成立したか
が判定される（ステップＳ　１２）。条件ｌあるいは条
件２が成立したときは、上記のごとく、（Ｘｅ＋Ｙｅ−
Ａ）　−Ａ＋１の減算が行なわれて指数部の加算結果に
対してインクリメント動作が行なわれる（ステップＳ　
ｌ　３）。 方、条件ｌあるいは条件２のいずれら成立しなかったと
きは、（Ｘｅ＋Ｙｅ−Ａ）−Ａの減算が行なわれ（ステ
ップ５Ｉ４）、指数部に対するインクリメント動作は生
じない。バイアス減算器２からは直接に指数部の加算結
果が出力される。 尚、第２図（Ｂ）の計算フローでは、条件Ｉ及び条件２
の方が成立したとき、指数部に対して２回のインクリメ
ント動作が生じる可能性があるが、実際には条件ｌと条
件２とか共に成立しないことを以下に述べる。 今、仮数部の被演算数Ｘｓ、Ｙｓの乗算でオーバーフロ
ーが生じるよう、共にｍビット幅をもつ最大値 Ｘ５＝２　−１ Ｙｓ＝２　−１ とすると、 Ｘ５ｘＹｓ−（２”−ＩＯ２”−１） ２ｍ　　　２ｍ＋１ ＝２−２　　　　＋１ −２”’（２ｍ　’−１）＋１ ここで、（２”’−１）の項は、“ビかｍ−１個並んだ
ものを示しており、２ｍ＋１の項は、前記の項をｍ＋１
ビツトシフトさせるしのである。即ち、Ｘｓ、Ｙｓを共
に最大値に選んでし、ｌの並びはせいぜいｍ−１個であ
り、丸め処理により、仮数部が＋１加算されても、指数
部に伝わることはありえない。なぜなら、このとき仮数
部かｍビット全て！でないと指数部に伝わらないためで
ある。よって、条件ｌと条件２とを論理和であるノア回
路ＮＯＲで受けることができる。

【発明の効果】

以上説明したように、この発明は、浮動小数点形式のデ
ータを乗算する浮動小数点乗算器において、指数部の加
算結果に対してバイアス値を減算する際に、バイアス減
算器の減算入力部のＬＳＢに、仮数部乗算器よりオーバ
ーフローの信号が出力されたとき、及び、仮数部の丸め
処理に伴い指数部に対しインクリメント動作が必要とな
ったとき、バイアス減算器にて、（Ｘｅ＋Ｙｅ−Ａ）−
（Ａ−１）の減算を行わせることにより、指数部に＋１
のインクリメントを行うようにしたので、従来指数部に
必要だったインクリメント用のインクリメンタ−が不用
となり、回路を簡略化できる。又、仮数部での丸め処理
に伴う、指数部へのインクリメント操作の有無の判定を
、丸め回路よりの丸め信号と、仮数部の乗算結果におけ
る全ビットとの論理積を用いたので、従来装置のごとく
、丸め処理に伴う丸め信号を仮数部及び指数部のインク
リメンタ７及び３に通す必要がなくなり、計算を高速に
行うことができる。

【図面の簡単な説明】

第１図はこの発明の浮動小数点乗算装置の一実施例を示
す制御ブロック図、第２図（Ａ）及び第２図（Ｂ）は、
第１図の乗算装置における指数部長び仮数部における計
算を示すフローチャート、第３図は従来の浮動小数点乗
算装置の一制御ブロック図、第４図（Ａ）及び第４図（
Ｂ）は、第３図の乗算装置における指数部及び仮数部に
おける計算を示すフローチャートである。 ■・・・指数部加算器、２・・バイアス減算器、４・・
・仮数部乗算器、瞳・・セレクタ、６・・・丸め回路、
７・・・インクリメンタ−Ｎｌ’ｔ・・・ノア回路、［
ＮＶ・・・反転器、ＡＮＤ・・・アンド回路。

Claims (2)

【特許請求の範囲】
1. （１）浮動小数点形式のデータを乗算する浮動小数点乗
   算装置において、仮数部Ｘｓ，Ｙｓの乗算を行う仮数部
   乗算器と、指数部Ｘｅ，Ｙｅの加算を行う指数部加算器
   と、前記指数部加算器による加算出力からバイアス値Ａ
   を減算する減算器とを備え、バスアス値Ａが入力される
   前記減算器の減算入力部のＬＳＢに、仮数部乗算器での
   オーバーフローに伴い出力されるインクリメント信号と
   、仮数部乗算器の乗算出力に対する丸め処理に伴い出力
   されるインクリメント信号との論理和の反転信号を入力
   することにより、指数部におけるインクリメント処理を
   、（Ｘｅ−Ａ）＋（Ｙｅ−Ａ）＝（Ｘｅ＋Ｙｅ−Ａ）−
   （Ａ−１）なる形式にて行うことを特徴とする浮動小数
   点乗算装置。
2. （２）上記丸め処理に伴う、指数部へのインクリメント
   動作の有無の判定に際し、丸め回路からの丸め信号と、
   仮数部の乗算結果の全ビットとの論理積の信号を用いる
   請求項１記載の浮動小数点乗算装置。