JPH03123076A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH03123076A JPH03123076A JP1260488A JP26048889A JPH03123076A JP H03123076 A JPH03123076 A JP H03123076A JP 1260488 A JP1260488 A JP 1260488A JP 26048889 A JP26048889 A JP 26048889A JP H03123076 A JPH03123076 A JP H03123076A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- integrated circuit
- circuit device
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特にＣＭＯＳゲ
ートアレイ方式の半導体集積回路装置に関する。
ートアレイ方式の半導体集積回路装置に関する。
近年、この種のゲートアレイ方式の半導体集積回路装置
は、その回路設計及び製作において、コンピュータを利
用することによって、短納期で、しかも低開発費で設計
製作が出来るので、通信機器、パソコン、家電等に用い
られる多品種小量生産の半導体集積回路装置として広く
利用されるようになってきた。
は、その回路設計及び製作において、コンピュータを利
用することによって、短納期で、しかも低開発費で設計
製作が出来るので、通信機器、パソコン、家電等に用い
られる多品種小量生産の半導体集積回路装置として広く
利用されるようになってきた。
第２図（ａ）及び（ｂ）は従来の半導体集積回路装置を
示す半導体チップの平面図及び第２図（ａ）のＡ部拡大
平面図、第３図は第２図の基本セルの一つを拡大して示
したパターン図である。このゲートアレイ方式の半導体
集積回路装置（以下ＣＭＯＳゲートアレイと呼ぶ）は、
第２図に示すように、半導体基板である半導体チップ１
上の内部領域３内に並べて形成された複数の基本セル４
が、数列並べてセル群として形成されている。そして、
この基本セル４と層の配線とで構成される機能ファンク
ションブロック同志の配線は、配線形成領域５内で二層
に分離して縦横に形成され、これら機能ファンクション
ブロックを直並列に接続して一つの集積回路として形成
されている。
示す半導体チップの平面図及び第２図（ａ）のＡ部拡大
平面図、第３図は第２図の基本セルの一つを拡大して示
したパターン図である。このゲートアレイ方式の半導体
集積回路装置（以下ＣＭＯＳゲートアレイと呼ぶ）は、
第２図に示すように、半導体基板である半導体チップ１
上の内部領域３内に並べて形成された複数の基本セル４
が、数列並べてセル群として形成されている。そして、
この基本セル４と層の配線とで構成される機能ファンク
ションブロック同志の配線は、配線形成領域５内で二層
に分離して縦横に形成され、これら機能ファンクション
ブロックを直並列に接続して一つの集積回路として形成
されている。
また、第２図（ｂ）に示すように、これら基本セル４ａ
と４ｂとの接続には、基本セル４ａ及び４ｂの能動素子
形成領域である第３層より上にある第２層の配線９ａと
９ｂで配線形成領域５に引き出し、この第２層より上の
第１層の配線８ａとスルーホール１０ａ及び１０ｂを介
して行なわれている。また、基本セル４ａ及び４ｂ内で
の配線接続は、それぞれ、第１層の配線８Ｃ１８ｂ、８
ｄで、コンタクトｌｌａ、ｌｌｂ、ｌｌｃ、１１ｄを介
して能動素子形成領域とオーミックコンタクトし行なわ
れている。このように、配線が第１層及び第２層と分れ
て配線し、基本セルと内部配線でなる機能ファンクショ
ンブロック間の接続は、二つの電源線内の基本セル上の
第２層の配線領域を避けて、配線形成領域５内で配線接
続し、互いに短絡しないようにされている。
と４ｂとの接続には、基本セル４ａ及び４ｂの能動素子
形成領域である第３層より上にある第２層の配線９ａと
９ｂで配線形成領域５に引き出し、この第２層より上の
第１層の配線８ａとスルーホール１０ａ及び１０ｂを介
して行なわれている。また、基本セル４ａ及び４ｂ内で
の配線接続は、それぞれ、第１層の配線８Ｃ１８ｂ、８
ｄで、コンタクトｌｌａ、ｌｌｂ、ｌｌｃ、１１ｄを介
して能動素子形成領域とオーミックコンタクトし行なわ
れている。このように、配線が第１層及び第２層と分れ
て配線し、基本セルと内部配線でなる機能ファンクショ
ンブロック間の接続は、二つの電源線内の基本セル上の
第２層の配線領域を避けて、配線形成領域５内で配線接
続し、互いに短絡しないようにされている。
この機能ファンクションブロックは、例えば、第３図に
示すように、Ｐチャンネルトランジスタ１３とＮチャン
ネルトランジスタ１４とを内部配線で接続して一つのイ
ンバータを構成している。
示すように、Ｐチャンネルトランジスタ１３とＮチャン
ネルトランジスタ１４とを内部配線で接続して一つのイ
ンバータを構成している。
すなわち、基本セルは第１層及び第２層の配線の組合せ
で、例えば、ＮＯＲ，ＮＡＮＤ、ラッチなどの種々の機
能ファンクションブロックである論理ゲートを形成する
ものである。
で、例えば、ＮＯＲ，ＮＡＮＤ、ラッチなどの種々の機
能ファンクションブロックである論理ゲートを形成する
ものである。
ここで、第３図に示すように、６ａは第１層の配線でＰ
チャンネルトランジスタ１３にコンタクト１１ｅを通し
て電圧を印加する電源線である。
チャンネルトランジスタ１３にコンタクト１１ｅを通し
て電圧を印加する電源線である。
また、アース側の電源線である７ａは第１層の配線で、
コンタクト１１ｅを介してＮチャンネルトランジスタ１
４に接続されている。さらに、この二つのトラジスタの
ゲート１４ａ及び１４ｃは、コタクトｌｌａ、ｌｌｃを
介して第１層の配線８ｄで接続され、この二つのトラン
ジスタでは、スルーホール１０ｃ及び１０ｄとで第２層
の配線９Ｃと第１層の配線８ｃとを接続し、コタクト１
１ａ及びｌｉｄを介して接続されている。
コンタクト１１ｅを介してＮチャンネルトランジスタ１
４に接続されている。さらに、この二つのトラジスタの
ゲート１４ａ及び１４ｃは、コタクトｌｌａ、ｌｌｃを
介して第１層の配線８ｄで接続され、この二つのトラン
ジスタでは、スルーホール１０ｃ及び１０ｄとで第２層
の配線９Ｃと第１層の配線８ｃとを接続し、コタクト１
１ａ及びｌｉｄを介して接続されている。
しかしながら、上述した従来のＣＭＯＳゲートアレイで
は、第２図（ａ）に示すように、基本セル列間に存在す
る配線形成領域５が以外に大きく占め、例えば、内部領
域３の４割もある例が見受けられる。このとは、集積度
の向上に対して阻害する欠点がある。
は、第２図（ａ）に示すように、基本セル列間に存在す
る配線形成領域５が以外に大きく占め、例えば、内部領
域３の４割もある例が見受けられる。このとは、集積度
の向上に対して阻害する欠点がある。
また、機能ファンクションブロックの構成に用いられる
内部配線である各層の配線と、機能ファンクションブロ
ック間を接続する各層の配線が互いに同一層の配線が混
在しているため、互いに各層で配線禁止領域を設けなけ
ればならないため、配線する領域が制約される欠点があ
る。
内部配線である各層の配線と、機能ファンクションブロ
ック間を接続する各層の配線が互いに同一層の配線が混
在しているため、互いに各層で配線禁止領域を設けなけ
ればならないため、配線する領域が制約される欠点があ
る。
本発明の目的は、かかる欠点を解消し、配線効率の良い
、集積度のより高い半導体集積回路装置を提供すること
にある。
、集積度のより高い半導体集積回路装置を提供すること
にある。
本発明の半導体集積回路装置は、半導体基板上にそれぞ
れＰ型及びＮ型チャンネルのトランジスタを含んで構成
される複数の基本セルを配置して形成されるゲートアレ
イ方式の半導体集積回路装置において、一つの前記基本
セルとこの基本セル上に形成される少なくとも一層の配
線との接続でなる機能ファンクションブロックと、前記
一層と異なる層上に形成されるとともに少くとも二つの
前記機能ファンクションブロック間を接続する配線とを
有している。
れＰ型及びＮ型チャンネルのトランジスタを含んで構成
される複数の基本セルを配置して形成されるゲートアレ
イ方式の半導体集積回路装置において、一つの前記基本
セルとこの基本セル上に形成される少なくとも一層の配
線との接続でなる機能ファンクションブロックと、前記
一層と異なる層上に形成されるとともに少くとも二つの
前記機能ファンクションブロック間を接続する配線とを
有している。
次に、本発明について図面を参照して説明する。
第１図（ａ）及び（ｂ）は本発明の半導体集積回路装置
の一実施例を示す半導体チップの平面図及び第１図（ａ
）のＢ部拡大平面図である。このＣＭＯＳゲートアレイ
は、第１図（ａ）に示すように、配線形成領域５ａを従
来に比べ幅をより狭くしたことである。このことは、例
えば、第１図（ｂ）に示すように、基本セル４ａとこの
基本セル上の第１層の配線８ｆ、８ｇとでなる機能ファ
ンクションブロックと、基本セル４Ｃとこの基本セルの
第１層の配線８ｅ、８１とでなる機能ファンクションブ
ロックとを接続する場合に、それぞれの機能ファンクシ
ョンブロックから配線形成領域５ａに伸びる第２層の配
線９ｄと９ｅとをスルーホール１０ｄと１０ｅを介して
第３層の配線層１２で接続することである。すなわち、
従来、第１層の配線あるいは第２層の配線で入り乱れて
配線接続されていた状態を、第３層の配線が単独で担う
ことにより、第１層及び第２層の配線の引き回しかがよ
り単純化し、効率よく配線接続が出来るようになった。
の一実施例を示す半導体チップの平面図及び第１図（ａ
）のＢ部拡大平面図である。このＣＭＯＳゲートアレイ
は、第１図（ａ）に示すように、配線形成領域５ａを従
来に比べ幅をより狭くしたことである。このことは、例
えば、第１図（ｂ）に示すように、基本セル４ａとこの
基本セル上の第１層の配線８ｆ、８ｇとでなる機能ファ
ンクションブロックと、基本セル４Ｃとこの基本セルの
第１層の配線８ｅ、８１とでなる機能ファンクションブ
ロックとを接続する場合に、それぞれの機能ファンクシ
ョンブロックから配線形成領域５ａに伸びる第２層の配
線９ｄと９ｅとをスルーホール１０ｄと１０ｅを介して
第３層の配線層１２で接続することである。すなわち、
従来、第１層の配線あるいは第２層の配線で入り乱れて
配線接続されていた状態を、第３層の配線が単独で担う
ことにより、第１層及び第２層の配線の引き回しかがよ
り単純化し、効率よく配線接続が出来るようになった。
ここで、この第３層の配線１２は、Ｐ及びＮチャンネル
トランジスタでなる基本セルが形成される面上に酸化膜
を形成した後に、この酸化膜上に形成するもので、この
第３層の配線のみ存在するものである。従って、その上
の第２層の配線は、この第３の配線層には制約を受ない
ことになる。
トランジスタでなる基本セルが形成される面上に酸化膜
を形成した後に、この酸化膜上に形成するもので、この
第３層の配線のみ存在するものである。従って、その上
の第２層の配線は、この第３の配線層には制約を受ない
ことになる。
勿論、この第２層の配線も制約を受ない。このように、
機能ファンクションブロック間の接続は、もっばら、こ
の第３層の配線で行ない、機能ファンクションブロック
内の配線は、コタクトｌｌａ、１１ｂ、ｌｌｃ及びｌｉ
ｄを介して第１層の配線８ｅ、８ｆ、８ｇ及び８１で行
なわれる。
機能ファンクションブロック間の接続は、もっばら、こ
の第３層の配線で行ない、機能ファンクションブロック
内の配線は、コタクトｌｌａ、１１ｂ、ｌｌｃ及びｌｉ
ｄを介して第１層の配線８ｅ、８ｆ、８ｇ及び８１で行
なわれる。
この結果、通常、機能ファンクションブロックである両
セル列の基本セルから数個を直並列で接続して論理ゲー
トが形成されるので、この第３層の配線が形成される領
域は、セル列に平行に数列の配線を設けただけよく、配
線形成領域５ａは幅は、より狭くすることが出来る。こ
の実施例により、従来に比べ半分の幅で十分になった。
セル列の基本セルから数個を直並列で接続して論理ゲー
トが形成されるので、この第３層の配線が形成される領
域は、セル列に平行に数列の配線を設けただけよく、配
線形成領域５ａは幅は、より狭くすることが出来る。こ
の実施例により、従来に比べ半分の幅で十分になった。
また、より、狭くする意味で、この第３層の配線を基本
セル領域内に入り込んでもよいので、はとんど、この配
線形成領域５の幅は小さくすることが出来る。このこと
は、よりセル列を増加することが出来ると同じである。
セル領域内に入り込んでもよいので、はとんど、この配
線形成領域５の幅は小さくすることが出来る。このこと
は、よりセル列を増加することが出来ると同じである。
なお、この実施例では機能ファンクションブロック内の
配線は、第１層の配線で行なったが、勿論、第２層の配
線で行なっても同じことである。
配線は、第１層の配線で行なったが、勿論、第２層の配
線で行なっても同じことである。
以上説明したように、機能ファンクションブロックを構
成する各層の配線とは別に、独立した第３層に機能ファ
ンクションブロック間を接続する配線を設けることによ
って、より配線の制約を受ることなく配線出来るので、
配線効率の良い、集積度のより高い半導体集積回路装置
が得られるという効果がある。
成する各層の配線とは別に、独立した第３層に機能ファ
ンクションブロック間を接続する配線を設けることによ
って、より配線の制約を受ることなく配線出来るので、
配線効率の良い、集積度のより高い半導体集積回路装置
が得られるという効果がある。
第１図（ａ）及び（ｂ）は本発明の半導体集積回路装置
の一実施例を示す半導体チップの平面図及び第１図（ａ
）のＢ部拡大平面図、第２図＜ａ）及び（ｂ）は従来の
半導体集積回路装置を示す半導体チップの平面図及び第
２図（ａ）のＡ部拡大平面図、第３図は第２図の基本セ
ルの一つを拡大して示したパターン図である。 １・・・半導体チップ、２・・・外部領域、３・・・内
部領域、４．４ａ、４ｂ、４ ｃ ・−基本セル、５．
５ａ・・・配線形成領域、６ａ、６ｂ・・・第１層の配
線層（■ＤＤ）、７ａ、７ ｂ ・、、第１層の配線層
（ＧＮＤ）＝８ａ、８ｂ、８ｃ、８ｄ、８ｆ、８ｇ、８
ｉ −第１層の配線、９ａ、９ｂ、９ｃ、９ｄ、９
ｅ −第２層の配線、１０ａ、１０ｂ、１０ｃ、１．
Ｏｄ、１０ ｆ−・・スルーホール、ｌｌａ、１ ］、
ｂ、ｌｌｃ、ｌｉｄ・・・コンタクト、１２・・・第
３層の配線。
の一実施例を示す半導体チップの平面図及び第１図（ａ
）のＢ部拡大平面図、第２図＜ａ）及び（ｂ）は従来の
半導体集積回路装置を示す半導体チップの平面図及び第
２図（ａ）のＡ部拡大平面図、第３図は第２図の基本セ
ルの一つを拡大して示したパターン図である。 １・・・半導体チップ、２・・・外部領域、３・・・内
部領域、４．４ａ、４ｂ、４ ｃ ・−基本セル、５．
５ａ・・・配線形成領域、６ａ、６ｂ・・・第１層の配
線層（■ＤＤ）、７ａ、７ ｂ ・、、第１層の配線層
（ＧＮＤ）＝８ａ、８ｂ、８ｃ、８ｄ、８ｆ、８ｇ、８
ｉ −第１層の配線、９ａ、９ｂ、９ｃ、９ｄ、９
ｅ −第２層の配線、１０ａ、１０ｂ、１０ｃ、１．
Ｏｄ、１０ ｆ−・・スルーホール、ｌｌａ、１ ］、
ｂ、ｌｌｃ、ｌｉｄ・・・コンタクト、１２・・・第
３層の配線。
Claims (1)
- 半導体基板上にそれぞれＰ及びＮチャンネルのトランジ
スタを含んで構成される複数の基本セルを配置して形成
されるゲートアレイ方式の半導体集積回路装置において
、一つの前記基本セルとこの基本セル上に形成される少
なくとも一層の配線との接続でなる機能ファンクション
ブロックと、前記一層と異なる層上に形成されるととも
に少くとも二つの前記機能ファンクションブロック間を
接続する配線とを有することを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260488A JPH03123076A (ja) | 1989-10-04 | 1989-10-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260488A JPH03123076A (ja) | 1989-10-04 | 1989-10-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03123076A true JPH03123076A (ja) | 1991-05-24 |
Family
ID=17348663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260488A Pending JPH03123076A (ja) | 1989-10-04 | 1989-10-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03123076A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080514A (ja) * | 2002-12-25 | 2006-03-23 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US8227837B2 (en) | 2002-12-25 | 2012-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
-
1989
- 1989-10-04 JP JP1260488A patent/JPH03123076A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080514A (ja) * | 2002-12-25 | 2006-03-23 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US8227837B2 (en) | 2002-12-25 | 2012-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| US8569802B2 (en) | 2002-12-25 | 2013-10-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
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