JPH0774252A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0774252A JPH0774252A JP21937793A JP21937793A JPH0774252A JP H0774252 A JPH0774252 A JP H0774252A JP 21937793 A JP21937793 A JP 21937793A JP 21937793 A JP21937793 A JP 21937793A JP H0774252 A JPH0774252 A JP H0774252A
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- wiring layer
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 239000010410 layer Substances 0.000 claims description 91
- 239000011229 interlayer Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路のチップ上に形成される第３配
線層のＶＤＤ，ＧＮＤ配線領域で、下にトランジスタが
形成されないＶＤＤ，ＧＮＤ配線だけの領域の面積を削
減する。 【構成】基本セル１０上を第３配線層の信号配線５が通
過しない領域のうち信号配線５の周囲の最小配線間隔部
分を省く領域全てをＶＤＤ，ＧＮＤ配線６，７とし、そ
のＶＤＤ，ＧＮＤ配線６，７を基本セル１０内の第２配
線層のＶＤＤ，ＧＮＤ配線３，４とスルーホール９とで
接続する。これにより、下にトランジスタが形成されな
い第３配線層のＶＤＤ，ＧＮＤ配線（従来例）だけの領
域の面積を削減することができる。
線層のＶＤＤ，ＧＮＤ配線領域で、下にトランジスタが
形成されないＶＤＤ，ＧＮＤ配線だけの領域の面積を削
減する。 【構成】基本セル１０上を第３配線層の信号配線５が通
過しない領域のうち信号配線５の周囲の最小配線間隔部
分を省く領域全てをＶＤＤ，ＧＮＤ配線６，７とし、そ
のＶＤＤ，ＧＮＤ配線６，７を基本セル１０内の第２配
線層のＶＤＤ，ＧＮＤ配線３，４とスルーホール９とで
接続する。これにより、下にトランジスタが形成されな
い第３配線層のＶＤＤ，ＧＮＤ配線（従来例）だけの領
域の面積を削減することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関す
る。
る。
【０００２】
【従来の技術】近年、半導体集積回路のレイアウトパタ
ーン設計では、いくつかのトランジスタを組合わせて基
本となるセルを、予め必要な種類だけ用意しておき、そ
れらの基本セルを配置配線して設計する手法が主流であ
る。
ーン設計では、いくつかのトランジスタを組合わせて基
本となるセルを、予め必要な種類だけ用意しておき、そ
れらの基本セルを配置配線して設計する手法が主流であ
る。
【０００３】前記基本セルの一例を、インバータ論理の
基本セルのレイアウトパターン図である図４を参照して
説明すると、配線１１は第２配線層のＶＤＤ配線であ
り、配線１２は第２配線層のＧＮＤ配線である。
基本セルのレイアウトパターン図である図４を参照して
説明すると、配線１１は第２配線層のＶＤＤ配線であ
り、配線１２は第２配線層のＧＮＤ配線である。
【０００４】配線１３はインバータの入力信号すなわち
トランジスタのゲート信号となる第１配線層である。配
線層１４もまたインバータの入力信号となる第２配線層
であり、コンタクト１５は第１配線層と第２配線層とを
接続するコンタクトである。
トランジスタのゲート信号となる第１配線層である。配
線層１４もまたインバータの入力信号となる第２配線層
であり、コンタクト１５は第１配線層と第２配線層とを
接続するコンタクトである。
【０００５】インバータの入力信号はこのように基本セ
ルの天地方向から第１配線層１３で入力することもでき
るし、第２配線層１４により左側から入力することもで
きる。
ルの天地方向から第１配線層１３で入力することもでき
るし、第２配線層１４により左側から入力することもで
きる。
【０００６】第２配線層１４の上に、第２配線層と第３
配線層を接続するスルーホールを配置し、第３配線層に
より入力することも可能である。
配線層を接続するスルーホールを配置し、第３配線層に
より入力することも可能である。
【０００７】拡散層１６，１７は、それぞれＰ型拡散層
及びＮ型拡散層である。またコンタクト１８は第２配線
層と拡散層とを接続するコンタクトである。
及びＮ型拡散層である。またコンタクト１８は第２配線
層と拡散層とを接続するコンタクトである。
【０００８】配線１９はインバータの出力信号となる第
２配線層である。インバータの出力信号は、このように
基本セルの右側に出力することもできるし、第２配線層
１９の上にスルーホールを配置し、第３配線層により出
力することもできる。
２配線層である。インバータの出力信号は、このように
基本セルの右側に出力することもできるし、第２配線層
１９の上にスルーホールを配置し、第３配線層により出
力することもできる。
【０００９】基本セルは、通常このように各配線層によ
る入出力端子と、第２配線層より成るＶＤＤ，ＧＮＤ配
線１１，１２を備え、そのＶＤＤ，ＧＮＤ配線１１，１
２に複数のＰ型，Ｎ型拡散層とゲートにより成るトラン
ジスタを接続することにより構成される。
る入出力端子と、第２配線層より成るＶＤＤ，ＧＮＤ配
線１１，１２を備え、そのＶＤＤ，ＧＮＤ配線１１，１
２に複数のＰ型，Ｎ型拡散層とゲートにより成るトラン
ジスタを接続することにより構成される。
【００１０】前記基本セルを使用した従来の一例を示す
半導体集積回路のレイアウトパターン図の図５を参照す
ると、数種類ある基本セル１０を何列かに分けて並べて
配置し、これらの基本セル１０どうしを第１，第２，第
３配線層で接続し、所定の回路のレイアウトパターンを
実現している。
半導体集積回路のレイアウトパターン図の図５を参照す
ると、数種類ある基本セル１０を何列かに分けて並べて
配置し、これらの基本セル１０どうしを第１，第２，第
３配線層で接続し、所定の回路のレイアウトパターンを
実現している。
【００１１】ここで、コンタクト８は、第１配線層１と
第２配線層２とを接続するためのもので、スルーホール
９は第２配線層２と第３配線層５とを接続するためのも
のである。
第２配線層２とを接続するためのもので、スルーホール
９は第２配線層２と第３配線層５とを接続するためのも
のである。
【００１２】半導体集積回路は、ＶＤＤ端子，ＧＮＤ端
子から供給されるＶＤＤ電位，ＧＮＤ電位をＶＤＤ配
線，ＧＮＤ配線により各トランジスタに供給しなければ
ならない。
子から供給されるＶＤＤ電位，ＧＮＤ電位をＶＤＤ配
線，ＧＮＤ配線により各トランジスタに供給しなければ
ならない。
【００１３】これを、従来は並べた基本セルの左右両側
に第３配線層により、ＶＤＤ配線６，ＧＮＤ配線７を形
成し、それをスルーホール９により、第２配線層３，４
に接続し、それが並べた基本セルの第２配線層に接続し
て実現していた。
に第３配線層により、ＶＤＤ配線６，ＧＮＤ配線７を形
成し、それをスルーホール９により、第２配線層３，４
に接続し、それが並べた基本セルの第２配線層に接続し
て実現していた。
【００１４】左右に並ぶ基本セル１０の数が少ない場
合、第２配線層のＶＤＤ，ＧＮＤ配線３，４も短くなる
ためこれら配線３，４の抵抗も小さいので、第３配線層
のＶＤＤ，ＧＮＤ配線６，７は図７のように左右のどち
らか片側だけでよいが、左右に並ぶ基本セルの数が多く
なると、図８のように第３配線層によりＶＤＤ，ＧＮＤ
配線を数箇所に入れる構成となっていた。
合、第２配線層のＶＤＤ，ＧＮＤ配線３，４も短くなる
ためこれら配線３，４の抵抗も小さいので、第３配線層
のＶＤＤ，ＧＮＤ配線６，７は図７のように左右のどち
らか片側だけでよいが、左右に並ぶ基本セルの数が多く
なると、図８のように第３配線層によりＶＤＤ，ＧＮＤ
配線を数箇所に入れる構成となっていた。
【００１５】ＶＤＤ端子２０と接続された第３配線層の
ＶＤＤ配線６が外にあり、その内側に第３配線層のＧＮ
Ｄ配線７が二つの長方形状に形成される。ＧＮＤ配線７
はＧＮＤ端子２１に接続される。数列の基本セル１０
が、配線７の内側に配列される。
ＶＤＤ配線６が外にあり、その内側に第３配線層のＧＮ
Ｄ配線７が二つの長方形状に形成される。ＧＮＤ配線７
はＧＮＤ端子２１に接続される。数列の基本セル１０
が、配線７の内側に配列される。
【００１６】ＶＤＤ，ＧＮＤ以外の信号の配線について
は、各基本セルの入出力端子が、図４のように同じ信号
を複数箇所から入出力可能な信号の場合レイアウト面積
が小さくなるような効率のよい端子が選ばれて、図５に
示したように、各配線層１，２，５、及びコンタクト
８、スルーホール９により配線される。
は、各基本セルの入出力端子が、図４のように同じ信号
を複数箇所から入出力可能な信号の場合レイアウト面積
が小さくなるような効率のよい端子が選ばれて、図５に
示したように、各配線層１，２，５、及びコンタクト
８、スルーホール９により配線される。
【００１７】図６は、図５における第３配線層５，６，
７，８のレイアウトパターンのみを示したものである。
このように、基本セル１０の上を通過する第３配線層５
の信号配線間には、まだ配線を通せるにもかかわらず配
線が通らない領域が存在する。
７，８のレイアウトパターンのみを示したものである。
このように、基本セル１０の上を通過する第３配線層５
の信号配線間には、まだ配線を通せるにもかかわらず配
線が通らない領域が存在する。
【００１８】この空き領域は、基本セル１０を構成する
トランジスタの数が多かったり、高いドライブ能力が必
要で大きなトランジスタにより構成されるような、入出
力信号は少ないが基本セルの面積が大きいものが多く使
用されるような場合さらに増加する。
トランジスタの数が多かったり、高いドライブ能力が必
要で大きなトランジスタにより構成されるような、入出
力信号は少ないが基本セルの面積が大きいものが多く使
用されるような場合さらに増加する。
【００１９】
【発明が解決しようとする課題】前述した従来の半導体
集積回路では、基本セルの上を通過する複数の第３配線
層の信号配線間にまだ配線を通せるにもかかわらず配線
が通らない領域が存在し、逆に第３配線層のＶＤＤ，Ｇ
ＮＤ配線の下にはトランジスタが形成されておらず、チ
ップ上にＶＤＤ，ＧＮＤ配線だけの領域ができていた。
集積回路では、基本セルの上を通過する複数の第３配線
層の信号配線間にまだ配線を通せるにもかかわらず配線
が通らない領域が存在し、逆に第３配線層のＶＤＤ，Ｇ
ＮＤ配線の下にはトランジスタが形成されておらず、チ
ップ上にＶＤＤ，ＧＮＤ配線だけの領域ができていた。
【００２０】これは、半導体集積回路の集積度向上を阻
害し、チップサイズを大きくしてしまう要因であった。
害し、チップサイズを大きくしてしまう要因であった。
【００２１】本発明では、以上のような問題点を解決し
ている。
ている。
【００２２】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体チップ上に設けた複数のトランジスタと、層
間絶縁膜によって互いに絶縁された少なくとも三層の第
１，第２，第３の配線層とを備え、前記第１の配線層に
よってトランジスタのゲートを形成し、前記第１，第
２，第３の配線層によって前記複数のトランジスタを接
続する半導体集積回路において、前記第２，第３の配線
層は互いに直交する向きに配線を形成し、且つ第３の配
線層により形成される複数の配線間において、第３層配
線がさらに通過可能なトランジスタ上の空いた領域にＶ
ＤＤ電位あるいはＧＮＤ電位用の配線を形成したことを
特徴とする。
は、半導体チップ上に設けた複数のトランジスタと、層
間絶縁膜によって互いに絶縁された少なくとも三層の第
１，第２，第３の配線層とを備え、前記第１の配線層に
よってトランジスタのゲートを形成し、前記第１，第
２，第３の配線層によって前記複数のトランジスタを接
続する半導体集積回路において、前記第２，第３の配線
層は互いに直交する向きに配線を形成し、且つ第３の配
線層により形成される複数の配線間において、第３層配
線がさらに通過可能なトランジスタ上の空いた領域にＶ
ＤＤ電位あるいはＧＮＤ電位用の配線を形成したことを
特徴とする。
【００２３】
【実施例】図１は本発明の第１の実施例を示す半導体集
積回路のレイアウトパターン図である。
積回路のレイアウトパターン図である。
【００２４】図１において、この実施例は、ＶＤＤ，Ｇ
ＮＤ配線以外の基本セルの配置及び信号線の配線が図５
の従来例と共通であるため、詳述しない。
ＮＤ配線以外の基本セルの配置及び信号線の配線が図５
の従来例と共通であるため、詳述しない。
【００２５】ＶＤＤ，ＧＮＤ配線は、基本セル１０上を
第３配線層の信号配線５が通過しない領域のうち信号配
線の周囲の最小配線間隔部分を省く領域全てを、ＶＤ
Ｄ，ＧＮＤ用の配線とし、そのＶＤＤ，ＧＮＤ配線を基
本セル１０内の第２配線層のＶＤＤ，ＧＮＤ配線３，４
とスルーホール９により接続している。
第３配線層の信号配線５が通過しない領域のうち信号配
線の周囲の最小配線間隔部分を省く領域全てを、ＶＤ
Ｄ，ＧＮＤ用の配線とし、そのＶＤＤ，ＧＮＤ配線を基
本セル１０内の第２配線層のＶＤＤ，ＧＮＤ配線３，４
とスルーホール９により接続している。
【００２６】図２は、図１の第３配線層６，７等を示し
たレイアウトパターン図である。
たレイアウトパターン図である。
【００２７】図２において、このようなＶＤＤ，ＧＮＤ
配線パターンの作成は、始めに第３配線層のＶＤＤ，Ｇ
ＮＤ以外のレイアウトパターンを、従来と同じ手法で設
計し、その後でき上がったレイアウトパターンのうち、
第３配線層のパターンのみをコンピュータ処理により一
律配線間隔分太らせを行い、そのデータの反転データを
作成し、この反転データと、従来手法で作成した第３配
線層のＶＤＤ，ＧＮＤ以外のレイアウトパターンデータ
のＯＲ論理をとることにより簡単に作成できる。
配線パターンの作成は、始めに第３配線層のＶＤＤ，Ｇ
ＮＤ以外のレイアウトパターンを、従来と同じ手法で設
計し、その後でき上がったレイアウトパターンのうち、
第３配線層のパターンのみをコンピュータ処理により一
律配線間隔分太らせを行い、そのデータの反転データを
作成し、この反転データと、従来手法で作成した第３配
線層のＶＤＤ，ＧＮＤ以外のレイアウトパターンデータ
のＯＲ論理をとることにより簡単に作成できる。
【００２８】本発明の第２の実施例のレイアウトパター
ン図である図３を参照すると、この実施例は、基本セル
１０上の第３配線層の信号配線が通らない部分をＶＤ
Ｄ，ＧＮＤ配線６，７としている。配線６，７は、端子
２０，２１にそれぞれ接続されている。
ン図である図３を参照すると、この実施例は、基本セル
１０上の第３配線層の信号配線が通らない部分をＶＤ
Ｄ，ＧＮＤ配線６，７としている。配線６，７は、端子
２０，２１にそれぞれ接続されている。
【００２９】このように、第３配線層の信号配線間の領
域をＶＤＤ，ＧＮＤ配線６，７として利用することによ
り、図５，図８に示した従来例のような、配線層の下に
トランジスタが形成されていないＶＤＤ，ＧＮＤ配線だ
けの配線領域を削減でき、半導体集積回路の集積度を向
上させることができる。
域をＶＤＤ，ＧＮＤ配線６，７として利用することによ
り、図５，図８に示した従来例のような、配線層の下に
トランジスタが形成されていないＶＤＤ，ＧＮＤ配線だ
けの配線領域を削減でき、半導体集積回路の集積度を向
上させることができる。
【００３０】また、ダイナミック回路を有する半導体集
積回路において、配線の容量で電荷を保持するダイナミ
ックな信号を第３配線層で配線する場合、隣を平行に走
る第３層の配線との配線間容量で保持していた電荷が影
響をうけて回路が誤動作する場合がある。
積回路において、配線の容量で電荷を保持するダイナミ
ックな信号を第３配線層で配線する場合、隣を平行に走
る第３層の配線との配線間容量で保持していた電荷が影
響をうけて回路が誤動作する場合がある。
【００３１】しかし、本発明の半導体集積回路によれ
ば、信号配線間にＶＤＤあるいはＧＮＤ配線が入るた
め、これがシールドとなり前記誤動作の原因をなくすこ
ともできる。
ば、信号配線間にＶＤＤあるいはＧＮＤ配線が入るた
め、これがシールドとなり前記誤動作の原因をなくすこ
ともできる。
【００３２】
【発明の効果】以上説明したように、本発明は、第３配
線層により形成される複数の信号配線間の、第３層配線
がさらに通過可能なトランジスタ上の空いた領域にＶＤ
ＤあるいはＧＮＤ配線を形成することにより、配線層の
下にトランジスタが形成されていないＶＤＤ，ＧＮＤ配
線だけの配線領域を削減でき、半導体集積回路の集積度
を向上させ、チップサイズを小さくすることができると
いう効果を有する。
線層により形成される複数の信号配線間の、第３層配線
がさらに通過可能なトランジスタ上の空いた領域にＶＤ
ＤあるいはＧＮＤ配線を形成することにより、配線層の
下にトランジスタが形成されていないＶＤＤ，ＧＮＤ配
線だけの配線領域を削減でき、半導体集積回路の集積度
を向上させ、チップサイズを小さくすることができると
いう効果を有する。
【００３３】さらに半導体集積回路がダイナミック回路
を有する場合、第３配線層の信号配線どうしの配線間容
量による保持ぬけの誤動作の原因をなくすことができる
という効果も有する。
を有する場合、第３配線層の信号配線どうしの配線間容
量による保持ぬけの誤動作の原因をなくすことができる
という効果も有する。
【図１】本発明の第１の実施例の半導体集積回路のレイ
アウトパターン図である。
アウトパターン図である。
【図２】図１に示したレイアウトパターンのうち第３配
線層のみを示したレイアウトパターン図である。
線層のみを示したレイアウトパターン図である。
【図３】本発明の第２の実施例の半導体集積回路のレイ
アウトパターン図である。
アウトパターン図である。
【図４】基本セルのレイアウトパターン図である。
【図５】従来の一例を示す半導体集積回路のレイアウト
パターン図である。
パターン図である。
【図６】図５に示したレイアウトパターンのうち第３配
線層のみを示したレイアウトパターン図である。
線層のみを示したレイアウトパターン図である。
【図７】従来の一例を示す半導体集積回路のレイアウト
パターン図である。
パターン図である。
【図８】従来の他例を示す半導体集積回路のレイアウト
パターン図である。
パターン図である。
１ 第１配線層の信号配線 ２ 第２配線層の信号配線 ３，１１ 第２配線層のＶＤＤ配線 ４，１２ 第２配線層のＧＮＤ配線 ５ 第３配線層の信号配線 ６ 第３配線層のＶＤＤ配線 ７ 第３配線層のＧＮＤ配線 ８，１５ 第１配線層と第２配線層を接続するコンタ
クト ９ 第２配線層と第３配線層を接続するスルーホール １０ 基本セル １３ 第１配線層のインバータ入力信号 １４ 第２配線層のインバータ入力信号 １６ Ｐ型拡散層 １７ Ｎ型拡散層 １８ 第２配線層と拡散層を接続するコンタクト １９ 第２配線層のインバータ出力信号 ２０ ＶＤＤ端子 ２１ ＧＮＤ端子
クト ９ 第２配線層と第３配線層を接続するスルーホール １０ 基本セル １３ 第１配線層のインバータ入力信号 １４ 第２配線層のインバータ入力信号 １６ Ｐ型拡散層 １７ Ｎ型拡散層 １８ 第２配線層と拡散層を接続するコンタクト １９ 第２配線層のインバータ出力信号 ２０ ＶＤＤ端子 ２１ ＧＮＤ端子
Claims (1)
- 【請求項１】 半導体チップ上に設けた複数のトランジ
スタと、層間絶縁膜によって互いに絶縁された少なくと
も三層の第１，第２，第３の配線層とを備え、前記第１
の配線層によってトランジスタのゲートを形成し、前記
第１，第２，第３の配線層によって前記複数のトランジ
スタを接続する半導体集積回路において、前記第２，第
３の配線層は互いに直交する向きに配線を形成し、且つ
前記第３の配線層により形成される複数の配線間におい
て、前記第３の配線層の通過可能なトランジスタ上の空
いた領域に、電源電位あるいは接地電位用の配線を形成
したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21937793A JPH0774252A (ja) | 1993-09-03 | 1993-09-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21937793A JPH0774252A (ja) | 1993-09-03 | 1993-09-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774252A true JPH0774252A (ja) | 1995-03-17 |
Family
ID=16734470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21937793A Withdrawn JPH0774252A (ja) | 1993-09-03 | 1993-09-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774252A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005347591A (ja) * | 2004-06-04 | 2005-12-15 | Matsushita Electric Ind Co Ltd | スタンダードセル、スタンダードセル方式の半導体集積回路装置および半導体集積回路装置のレイアウト設計方法 |
| JP2006100491A (ja) * | 2004-09-29 | 2006-04-13 | Nec Electronics Corp | 半導体装置、ウェーハ、半導体装置の設計方法及び製造方法 |
-
1993
- 1993-09-03 JP JP21937793A patent/JPH0774252A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005347591A (ja) * | 2004-06-04 | 2005-12-15 | Matsushita Electric Ind Co Ltd | スタンダードセル、スタンダードセル方式の半導体集積回路装置および半導体集積回路装置のレイアウト設計方法 |
| JP2006100491A (ja) * | 2004-09-29 | 2006-04-13 | Nec Electronics Corp | 半導体装置、ウェーハ、半導体装置の設計方法及び製造方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001107 |