JPH03123121A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
- Publication number
- JPH03123121A JPH03123121A JP26101689A JP26101689A JPH03123121A JP H03123121 A JPH03123121 A JP H03123121A JP 26101689 A JP26101689 A JP 26101689A JP 26101689 A JP26101689 A JP 26101689A JP H03123121 A JPH03123121 A JP H03123121A
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- JP
- Japan
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- reference voltage
- converter
- resistor
- switch circuit
- switch
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡＤ変換器（以下、ｒＡＤｃＪともいう）に関
し、特に並列比較型ＡＤＣのうちのいわゆる巡回加算型
のＡＤＣに関する。
し、特に並列比較型ＡＤＣのうちのいわゆる巡回加算型
のＡＤＣに関する。
巡回加算型のＡＤＣは、例えば、特開昭５７−１２９５
２６号公報、同６０−１４３０２２号公報、同６２−８
８４３４号公報等に開示されている。また、本出願人に
より、特願昭６３−１６６７１１号ｒＡＤ変換器」にも
提案されている。
２６号公報、同６０−１４３０２２号公報、同６２−８
８４３４号公報等に開示されている。また、本出願人に
より、特願昭６３−１６６７１１号ｒＡＤ変換器」にも
提案されている。
上記特願昭６３−１６６７１１号に提案されているＡＤ
Ｃは、参照電圧発生回路、加算回路、クロック信号発生
回路および比較器等から構成されている。
Ｃは、参照電圧発生回路、加算回路、クロック信号発生
回路および比較器等から構成されている。
３
また、上記参照電圧発生回路としては、通常、与えられ
た基準電圧を抵抗列によって分圧して参照電圧を発生す
るものがよく用いられる。ここで、ＡＤＣの分解能をＮ
ビット、巡回加算回数をＭ回とすると、抵抗列は２Ｎ段
、比較器は１／Ｍ・２Ｎ個が必要になる。
た基準電圧を抵抗列によって分圧して参照電圧を発生す
るものがよく用いられる。ここで、ＡＤＣの分解能をＮ
ビット、巡回加算回数をＭ回とすると、抵抗列は２Ｎ段
、比較器は１／Ｍ・２Ｎ個が必要になる。
上記特願昭６３−１６６７１１号に提案されているＡＤ
Ｃでは、第１Ｏ図に示す如く、参照電圧発生回路内の抵
抗をＭ個毎に−まとまりとし、他端を相互に接続された
切り替えのためのスイッチを経由し、一つの比較器に接
続している。更に、スイッチの切り替えによって、各サ
ンプリング周期には、そのうちの一つの抵抗のみが比較
器に接続される。
Ｃでは、第１Ｏ図に示す如く、参照電圧発生回路内の抵
抗をＭ個毎に−まとまりとし、他端を相互に接続された
切り替えのためのスイッチを経由し、一つの比較器に接
続している。更に、スイッチの切り替えによって、各サ
ンプリング周期には、そのうちの一つの抵抗のみが比較
器に接続される。
［発明が解決しようとする課題］
上記特願昭６３−１６６７１１号に提案されているＡＤ
Ｃでは、これをモノリシックＩＣ化する際に、省チップ
サイズにつながり、かつ、規則正しく簡単になるような
抵抗、比較器等のセルの配置、または、同時に動作する
スイッチの制御信号線や参照電圧発生回路に外部から基
４６電圧を供給する際の＝４ 配線方法等、チップレイアウトについての配慮が充分に
はなされていないという問題があった。
Ｃでは、これをモノリシックＩＣ化する際に、省チップ
サイズにつながり、かつ、規則正しく簡単になるような
抵抗、比較器等のセルの配置、または、同時に動作する
スイッチの制御信号線や参照電圧発生回路に外部から基
４６電圧を供給する際の＝４ 配線方法等、チップレイアウトについての配慮が充分に
はなされていないという問題があった。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の技術における上述の如き問題を解
消し、モノリシックＩＣ」二で実現するに好適なチップ
レイアウト構成を有する巡回加算型のＡＤ変換器を提供
することにある。
するところは、従来の技術における上述の如き問題を解
消し、モノリシックＩＣ」二で実現するに好適なチップ
レイアウト構成を有する巡回加算型のＡＤ変換器を提供
することにある。
〔課題を解決するための手段］
本発明の上述の目的は、入力信号と基準となる参照電圧
信号とを比較することにより前記入力信号のレベルに応
じたディジタル値を発生するＡＤ変換器において、前記
参照電圧信号がサンプリング周期毎に変化する参照電圧
発生手段と、ディジタル出力をある期間にわたって加算
する手段とを有し、前記参照電圧発生手段は、Ｎ個の抵
抗が直列接続された抵抗列と前記抵抗のそれぞれの接続
点にスイッチ回路の一端が接続され、該スイッチ回路の
他端はＭ個毎に相互に接続され、相互に接続された接続
点は前記スイッチ回路により、それぞれのＭ個のスイッ
チを順に開閉することによすＮ／Ｍレベルの参照電圧を
発生する手段であることを特徴とするＡＤ変換器により
達成される。
信号とを比較することにより前記入力信号のレベルに応
じたディジタル値を発生するＡＤ変換器において、前記
参照電圧信号がサンプリング周期毎に変化する参照電圧
発生手段と、ディジタル出力をある期間にわたって加算
する手段とを有し、前記参照電圧発生手段は、Ｎ個の抵
抗が直列接続された抵抗列と前記抵抗のそれぞれの接続
点にスイッチ回路の一端が接続され、該スイッチ回路の
他端はＭ個毎に相互に接続され、相互に接続された接続
点は前記スイッチ回路により、それぞれのＭ個のスイッ
チを順に開閉することによすＮ／Ｍレベルの参照電圧を
発生する手段であることを特徴とするＡＤ変換器により
達成される。
［作用］
本発明に係るＡＤ変換器においては、巡回加算を行う際
に、同じサンプリング周期時に閉じるスイッチ回路を同
一線上に配置することができるので、上記スイッチの開
閉を制御する信号線の置配が容易になる。また、参照電
圧発生回路を抵抗列を用いて構成する場合に、分圧抵抗
列の各抵抗値は等しくし、抵抗列に更に外部から基準電
圧を与えることにより、上記参照電圧発生回路から出力
される参照電圧に非直線性を持たせ、当該ＡＤ変換器を
非線形のＡＤ変換器として使用する際に、抵抗列折り返
し部分から容易に電圧供給用の配線を引き出すことがで
きる。
に、同じサンプリング周期時に閉じるスイッチ回路を同
一線上に配置することができるので、上記スイッチの開
閉を制御する信号線の置配が容易になる。また、参照電
圧発生回路を抵抗列を用いて構成する場合に、分圧抵抗
列の各抵抗値は等しくし、抵抗列に更に外部から基準電
圧を与えることにより、上記参照電圧発生回路から出力
される参照電圧に非直線性を持たせ、当該ＡＤ変換器を
非線形のＡＤ変換器として使用する際に、抵抗列折り返
し部分から容易に電圧供給用の配線を引き出すことがで
きる。
〔実施例］
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第２図は、巡回加算型ＡＤＣの構成例を示すブロック図
である。図において、ｌはＡＤＣ１２はクロック信号発
生回路、３はＡＤＣ出力を加算し必要に応じて平均する
加算回路、４はＡＤＣに参照電圧を与える参照電圧発生
回路である。
である。図において、ｌはＡＤＣ１２はクロック信号発
生回路、３はＡＤＣ出力を加算し必要に応じて平均する
加算回路、４はＡＤＣに参照電圧を与える参照電圧発生
回路である。
第１図は、上記参照電圧発生回路４を含めた並列比較型
ＡＤＣの内部回路構成図であり、巡回加算回数Ｍ＝４の
例を示している。図において、４０１は参照電圧を発生
するための抵抗器、４０２は各サンプリング周期毎に比
較器に接続される抵抗器を選択するためのスイッチ、１
０１は比較器、＋０２は比較器出力を２進符号に変換す
るためのエンコーダを示している。上記スイッチ４０２
は、クロック信号発生回路から供給される信号Φ８．〜
Φ８４によって制御される。また、上記スイッチ４０２
は、第３図に示す如く、ＭｏＳトランジスタを用いるこ
とにより容易に実現できる。
ＡＤＣの内部回路構成図であり、巡回加算回数Ｍ＝４の
例を示している。図において、４０１は参照電圧を発生
するための抵抗器、４０２は各サンプリング周期毎に比
較器に接続される抵抗器を選択するためのスイッチ、１
０１は比較器、＋０２は比較器出力を２進符号に変換す
るためのエンコーダを示している。上記スイッチ４０２
は、クロック信号発生回路から供給される信号Φ８．〜
Φ８４によって制御される。また、上記スイッチ４０２
は、第３図に示す如く、ＭｏＳトランジスタを用いるこ
とにより容易に実現できる。
本実施例の特徴は、上述の抵抗器４０１とスイッチ４０
２の配置の仕方にあり、本実施例に示すＡＤＣをモノリ
シックＩＣとしてレイアウトする場合に、第４図に示す
如き抵抗とスイッチを含むセルを、同じ比較器に接続さ
れるＭ個を単位とし、比−ツー 較器の配置に合わせて繰り返して配置するようにした点
にある。
２の配置の仕方にあり、本実施例に示すＡＤＣをモノリ
シックＩＣとしてレイアウトする場合に、第４図に示す
如き抵抗とスイッチを含むセルを、同じ比較器に接続さ
れるＭ個を単位とし、比−ツー 較器の配置に合わせて繰り返して配置するようにした点
にある。
上記セルレイアウトの具体例を第５図に示す。
第５図に示したのは、第１図中の、例えば、破線で囲ま
れた部分（Ａ）であり、図中、１１は入力側のアルミ１
層、１２は出力側のアルミ１層、１３はスイッチ制御信
号線用アルミ２層、１４は１３の反転信号用アルミ２層
、１５は抵抗のポリシリコン、１６はｐチャンネルトラ
ンジスタ領域、１７はｎチャンネルトランジスタ領域、
１８は参照電圧出力信号用アルミ１層、１９はｎチャン
ネルトランジスタ用ゲート、２０はｎチャンネルトラン
ジスタ用ゲート、また、２１はｐ−ｗｅｌｌを示してい
る。
れた部分（Ａ）であり、図中、１１は入力側のアルミ１
層、１２は出力側のアルミ１層、１３はスイッチ制御信
号線用アルミ２層、１４は１３の反転信号用アルミ２層
、１５は抵抗のポリシリコン、１６はｐチャンネルトラ
ンジスタ領域、１７はｎチャンネルトランジスタ領域、
１８は参照電圧出力信号用アルミ１層、１９はｎチャン
ネルトランジスタ用ゲート、２０はｎチャンネルトラン
ジスタ用ゲート、また、２１はｐ−ｗｅｌｌを示してい
る。
上述のアルミ１層１１と抵抗１５．アルミ１層１２と抵
抗１５は、コンタクトによって接続されており、信号線
１３は、途中、アルミ１層を経由してゲート１９に接続
されている。同じく、信号線１４は、アルミ１層を経由
してゲート２０に接続されている。なお、上述のアルミ
１層１１は、スイッチであるトランジスタ領域１６．１
７によって、出力信号用アルミ− １層１８と接続されている。
抗１５は、コンタクトによって接続されており、信号線
１３は、途中、アルミ１層を経由してゲート１９に接続
されている。同じく、信号線１４は、アルミ１層を経由
してゲート２０に接続されている。なお、上述のアルミ
１層１１は、スイッチであるトランジスタ領域１６．１
７によって、出力信号用アルミ− １層１８と接続されている。
上述の如く構成されるセルを、横方向にＭ個並べる。こ
こで、このセルの幅を、それに接続される比較器のセル
の幅と等しくすることにより、不必要な配線領域等余分
な領域が生ずることなく、チップ面積を小さくすること
ができる。この状況を、第６図に示す。
こで、このセルの幅を、それに接続される比較器のセル
の幅と等しくすることにより、不必要な配線領域等余分
な領域が生ずることなく、チップ面積を小さくすること
ができる。この状況を、第６図に示す。
第７図は、本発明の第二の実施例を示すものであり、直
並列巡回加算型ＡＤＣの回路構成図である。本図は、巡
回加算回数Ｍ＝４の場合の、直並列ＡＤＣおよび参照電
圧発生回路の内部回路構成を示すものである。図中、４
０３は上位ビット出力に応じて、下位比較器へ供給する
参照電圧を選択するためのスイッチを示している。
並列巡回加算型ＡＤＣの回路構成図である。本図は、巡
回加算回数Ｍ＝４の場合の、直並列ＡＤＣおよび参照電
圧発生回路の内部回路構成を示すものである。図中、４
０３は上位ビット出力に応じて、下位比較器へ供給する
参照電圧を選択するためのスイッチを示している。
本実施例も、第一の実施例と同様に、巡回加算型ＡＤＣ
のＭ個の抵抗器を、−列にして繰り返してレイアウト（
ここでは、Ｌ回）することにより、同じサンプリング周
期に動作するスイッチ列も、同一線上に配置することが
でき、スイッチ制御用クロック信号線のレイアウトが容
易になるという効果がある。すなわち、抵抗とスイッチ
回路から成るセルを、規則正しく配置することによって
、上述の効果が得られるものである。
のＭ個の抵抗器を、−列にして繰り返してレイアウト（
ここでは、Ｌ回）することにより、同じサンプリング周
期に動作するスイッチ列も、同一線上に配置することが
でき、スイッチ制御用クロック信号線のレイアウトが容
易になるという効果がある。すなわち、抵抗とスイッチ
回路から成るセルを、規則正しく配置することによって
、上述の効果が得られるものである。
なお、上記実施例に示した如く、直並列型ＡＤＣに巡回
加算を応用した場合、下位比較器へ供給する参照電圧を
変化させれば良い。このとき、得られたディジタル出力
を、第２図に示した如く、全ディジタル値を加算しても
良いが、第８図に示す如く、下位ビットのみを加算し、
別途加算したあるいはビットシフトした上位ビットと合
成することにより、ＡＤＣのディジタル出力を得るよう
にしても良い。
加算を応用した場合、下位比較器へ供給する参照電圧を
変化させれば良い。このとき、得られたディジタル出力
を、第２図に示した如く、全ディジタル値を加算しても
良いが、第８図に示す如く、下位ビットのみを加算し、
別途加算したあるいはビットシフトした上位ビットと合
成することにより、ＡＤＣのディジタル出力を得るよう
にしても良い。
第９図は、本発明の第三の実施例を示すものであり、本
発明に係るＡＤＣを、非線形のＡＤＣとして使用可能と
したものである。本実施例に示すＡＤＣの特徴は、参照
電圧発生回路内の抵抗列からの電圧を与えるための配線
の引き出し方にある。
発明に係るＡＤＣを、非線形のＡＤＣとして使用可能と
したものである。本実施例に示すＡＤＣの特徴は、参照
電圧発生回路内の抵抗列からの電圧を与えるための配線
の引き出し方にある。
非線形のＡＤＣとして使用する場合においても、同一比
較器に供給される参照電圧の変化幅へ■は等しいことが
望ましく、それにより同一比較器に接続されるＭ個の抵
抗の値は、それぞれに等しいことが望ましい。そこで、
抵抗列に外部から電圧を与える際は、少なくとも、同一
比較器に接続される抵抗Ｍ個を単位として抵抗器セルを
配置しておくことにより、セル配置の規則性を乱すこと
なく、容易に配線を引き出すことができる。
較器に供給される参照電圧の変化幅へ■は等しいことが
望ましく、それにより同一比較器に接続されるＭ個の抵
抗の値は、それぞれに等しいことが望ましい。そこで、
抵抗列に外部から電圧を与える際は、少なくとも、同一
比較器に接続される抵抗Ｍ個を単位として抵抗器セルを
配置しておくことにより、セル配置の規則性を乱すこと
なく、容易に配線を引き出すことができる。
上記実施例は、本発明の一例として示したものであり、
本発明はこれらに限定されるべきものではないことは言
うまでもない。
本発明はこれらに限定されるべきものではないことは言
うまでもない。
以上、詳細に説明した如く、本発明によれば、入力信号
と基準となる参照電圧信号とを比較することにより前記
入力信号のレベルに応じたディジタル値を発生するＡＤ
変換器において、前記参照電圧信号がサンプリング周期
毎に変化する参照電圧発生手段と、ディジタル出力をあ
る期間にわたって加算する手段とを有し、前記参照電圧
発生手段は、Ｎ個の抵抗が直列接続された抵抗列と前記
抵抗のそれぞれの接続点にスイッチ回路の一端が接続さ
れ、該スイッチ回路の他端はＭ個毎に相互 １１− に接続され、相互に接続された接続点は前記スイッチ回
路により、それぞれのＭ個のスイッチを順に開閉するこ
とにより Ｎ／Ｍレベルの参照電圧を発生する手段であ
るように構成したので、モノリシックＩＣ−１−で実現
するに好適なチップレイアウト構成を有する巡回加算型
のＡＤ変換器を実現できるという顕著な効果がある。
と基準となる参照電圧信号とを比較することにより前記
入力信号のレベルに応じたディジタル値を発生するＡＤ
変換器において、前記参照電圧信号がサンプリング周期
毎に変化する参照電圧発生手段と、ディジタル出力をあ
る期間にわたって加算する手段とを有し、前記参照電圧
発生手段は、Ｎ個の抵抗が直列接続された抵抗列と前記
抵抗のそれぞれの接続点にスイッチ回路の一端が接続さ
れ、該スイッチ回路の他端はＭ個毎に相互 １１− に接続され、相互に接続された接続点は前記スイッチ回
路により、それぞれのＭ個のスイッチを順に開閉するこ
とにより Ｎ／Ｍレベルの参照電圧を発生する手段であ
るように構成したので、モノリシックＩＣ−１−で実現
するに好適なチップレイアウト構成を有する巡回加算型
のＡＤ変換器を実現できるという顕著な効果がある。
第１図は本発明の第一の実施例を示す回路配置図、第２
図は第１図に示した回路を用いたＡＤＣの構成図、第３
図はスイッチの構成例を示す図、第４図はセルの回路配
置図、第５図はセルの具体的レイアウト例を示す図、第
６図は全体のレイアウト例を示す図、第７図は第二の実
施例を示す回路配置図、第８図は第７図に示した回路を
用いたＡＤＣの構成図、第９図は非線形化の一例を示す
回路配置図、第１Ｏ図は従来例を示す図である。 １：ＡＤＣ１２：クロック信号発生回路、３：加算回路
、４：参照電圧発生回路、５．上位ビット・下位ビット
合成回路、１１：入力側アルミ１層、２ １２：出力側アルミ１層、１３．１４：スイッチ制御信
号用アルミ２層、１５：抵抗用ポリシリコン、１６：ｐ
チャンネルトランジスタ領域、１７：ｎチャンネルトラ
ンジスタ領域、１８：参照電圧出力信号用アルミ１層、
１９：ｐチャンネルトランジスタ用ゲート、２０：ｎチ
ャンネルトランジスタ用ゲート、２１： ｐ−ｗｅｌｌ
、１０１：加算器、１０２〜１０４：エンコーダ、４０
１：抵抗、４０２．４０３ ：スイッチ。
図は第１図に示した回路を用いたＡＤＣの構成図、第３
図はスイッチの構成例を示す図、第４図はセルの回路配
置図、第５図はセルの具体的レイアウト例を示す図、第
６図は全体のレイアウト例を示す図、第７図は第二の実
施例を示す回路配置図、第８図は第７図に示した回路を
用いたＡＤＣの構成図、第９図は非線形化の一例を示す
回路配置図、第１Ｏ図は従来例を示す図である。 １：ＡＤＣ１２：クロック信号発生回路、３：加算回路
、４：参照電圧発生回路、５．上位ビット・下位ビット
合成回路、１１：入力側アルミ１層、２ １２：出力側アルミ１層、１３．１４：スイッチ制御信
号用アルミ２層、１５：抵抗用ポリシリコン、１６：ｐ
チャンネルトランジスタ領域、１７：ｎチャンネルトラ
ンジスタ領域、１８：参照電圧出力信号用アルミ１層、
１９：ｐチャンネルトランジスタ用ゲート、２０：ｎチ
ャンネルトランジスタ用ゲート、２１： ｐ−ｗｅｌｌ
、１０１：加算器、１０２〜１０４：エンコーダ、４０
１：抵抗、４０２．４０３ ：スイッチ。
Claims (1)
- 【特許請求の範囲】 １、入力信号と基準となる参照電圧信号とを比較するこ
とにより前記入力信号のレベルに応じたディジタル値を
発生するＡＤ変換器において、前記参照電圧信号がサン
プリング周期毎に変化する参照電圧発生手段と、ディジ
タル出力をある期間にわたって加算する手段とを有し、
前記参照電圧発生手段は、Ｎ個の抵抗が直列接続された
抵抗列と前記抵抗のそれぞれの接続点にスイッチ回路の
一端が接続され、該スイッチ回路の他端はＭ個毎に相互
に接続され、相互に接続された接続点は前記スイッチ回
路により、それぞれのＭ個のスイッチを順に開閉するこ
とによりＮ／Ｍレベルの参照電圧を発生する手段である
ことを特徴とするＡＤ変換器。 ２、前記参照電圧発生手段から出力される参照電圧が、
ディジタル出力の上位ビット対応分と、下位ビット対応
分の二系統に分けられることを特徴とする請求項１記載
のＡＤ変換器。 ３、前記参照電圧発生手段が、前記上位ビットに対応す
る参照電圧を発生するために前記抵抗の接続点Ｍ×Ｌ個
毎に端子を引き出し、また、前記下位ビットに対応する
参照電圧を発生するために前記抵抗のそれぞれの接続点
に、サンプリング周期に応じて順次開閉する第１のスイ
ッチ回路の一端を接続し、該スイッチ回路の他端をＭ個
毎に相互に接続して該接続点を、上位ビットの出力に応
じて開閉する第２のスイッチ回路の一端に接続し、該ス
イッチ回路の他端をＬ個おきに相互に接続して構成され
たものであることを特徴とする請求項２記載のＡＤ変換
器。 ４、前記各手段に加えて、前記ディジタル出力の下位ビ
ットをある期間にわたって加算平均する手段を有し、該
手段により加算平均した結果と上位ビットを合成して、
最終結果として出力することを特徴とする請求項２また
は３記載のＡＤ変換器。 ５、前記参照電圧発生手段は、抵抗列と該抵抗列の中間
点に別途発生させた基準電圧を印加することにより、非
直線性を有する如く構成されたことを特徴とする請求項
１〜４のいずれかに記載のＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26101689A JPH03123121A (ja) | 1989-10-05 | 1989-10-05 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26101689A JPH03123121A (ja) | 1989-10-05 | 1989-10-05 | Ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03123121A true JPH03123121A (ja) | 1991-05-24 |
Family
ID=17355884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26101689A Pending JPH03123121A (ja) | 1989-10-05 | 1989-10-05 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03123121A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016134740A (ja) * | 2015-01-19 | 2016-07-25 | セイコーエプソン株式会社 | Ｄ／ａ変換回路、発振器、電子機器及び移動体 |
-
1989
- 1989-10-05 JP JP26101689A patent/JPH03123121A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016134740A (ja) * | 2015-01-19 | 2016-07-25 | セイコーエプソン株式会社 | Ｄ／ａ変換回路、発振器、電子機器及び移動体 |
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