JPH03123918A - 電子機器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電子機器、特に動作クロックの発振を停止して
スタンバイモードに移行可能なＣＰＵにより所定の情報
処理を行なう電子機器に関するものである。

［従来の技術１ 従来より、電池駆動などの電子機器において、装置の消
費電流を低減するために、キー入力待ち期間においてク
ロック制御を行なう技術が知られている。

たとえば、キー入力待ち期間では、ｃＰＵの動作クロッ
クを停止し、タイマ割込によって一定の周期でＣＰＵに
動作クロックを供給してキーの読み込みを行なう、ある
いは高周波と低周波の２つの発振器を設け、キー待ち時
は低周波のクロックでＣＰＵを動作させる構成が知られ
ている。

［発明が解決しようとする課題］ しかしながら、上記従来技術のうち、前者では約１０ｍ
５周期のタイマ割込を行なうとしても、ＣＰＵクロック
のウオーミングアツプとキーの読取に最低５１ｔＩｓ必
要であり、消費電流は約半分にまで低減できるだけであ
る。

また、後者では、節約できる消費電流はメモリ消費電流
の対周波数特性に依存し、特に最近の太古ｆｆｉＲＯＭ
では、ＣＰＵの動作クロックを下げても消費電流をさほ
ど低減できない。

そこで、消費電流が動作クロックに比例するＲＡＭを用
いてあらかじめキー入力処理のみＲＡＭに転送しておき
、ＲＡＭ上でキー待ち処理を行なうことが提出されてい
るが、この構成では静電ノイズによってＲＡＭのデータ
が化ける（変化する）、ＣＰＵが暴走する、またＲＡＭ
が人害電化のものほど消費電流が増加する傾向があった
り、素子のメーカによって消費電流が大幅に変わってく
るなどの問題があった。

本発明の課題は、以上の問題を解決し、キー入力待ち期
間の消費電力を大幅に減少できるようにすることにある
。

［課題を解決するための手段］ 以上の課題を解決するために、本発明においては、動作
クロックの発振を停止してスタンバイモードに移行可能
なＣＰＵにより所定の情報処理を行なう電子ｍ器におい
て、キー入力装置と、前記キー入力装置のキーが押下さ
れた時に割込を発生するキーオン割込発生手段と、前記
キー入力装置のキーが離された時に割込を発生するキー
オフ割込発生手段と、ＣＰＵの指令に応じて前記２つの
割込発生手段からのいずれの割込を有効とするかを選択
する割込選択手段と、前記割込選択手段により選択され
た割込によって前記ＣＰＵの動作クロックの発振を開始
するクロック発生手段を有し、キー入力待ち時は前記キ
ーオン割込を選択して、ＣＰＵの動作クロックを停止す
るとともに、キーが押下された時はＣＰＵに動作クロッ
クを供給し、ＣＰＵはキーのオン・チャタ時間経過後押
下されているキーを読み込んでそのキー押下に応じた処
理を行ない、処理終了後キーオフ割込を選択して再びＣ
ＰＵの動作クロックを停止するとともに、キーが離され
た時は再びＣＰＵに動作クロ・ンクを供給し、ＣＰＵは
キーのオフ・チャタ時間経過後キーが押下されていない
ことを確認した後所定のキーのオフ処理を行ない、再び
前記キー入力待ちを繰り返す構成を採用した。

［作　用］ 以上の構成によれば、ＣＰＵの動作クロック停止中もキ
ーのオン・オフを検出する手段やキーのオン・チャタや
オフ・チャタを除去する手段を設けることによって、キ
ーが押下されてＣＰＵがそのキーを読み込み、そのキー
に対応した処理を行なわなければならない時のみＣＰＵ
に動作クロックを供給できる。

［実施例］ 以下、図面に示す実施例に基づき、本発明の詳細な説明
する。ここでは、ＣＰＵを主制御部として、キーボード
を操作入力手段として有する電子機器あるいは情報処理
機器に共通する構成を示す。

第１実施例 第１図（Ａ）は本発明を採用した機器の要部の構成を示
す０図において符号１はＣＰＵで、水晶発振器などから
なる発振器２のクロックにより動作する。ＣＰＵＩは、
後述のフリップフロップ３を介して発振器２の発振を停
止させることによりきわめて消費電力の小さい動作状態
、いわゆるスタンバイモード（ホールトモード）をもつ
ものとする。

発振器２の発振動作はフリップフロップ３を介して制御
される。フリップフロップ３は、ＣＰＵ１への割込み信
号（ＩＮＴ）によりセットされる。図の下部に破線で示
した発振器２の制御系１００については後述する。

キーボードの操作入力は、公知のキーマトリクス６によ
り検出される。ＣＰＵ１は、キーマトリクス６に対して
キー入力の読み取りタイミングを示すキーストローブ信
号をラッチ４、オーブンドレインバッファ５を介して入
力する。ラッチ４はキーストローブ信号を所定期間ラッ
チし、オーブンドレインバッファ５はラッチ４からのキ
ーストローブ信号をキーマトリクス６に反転出力するな
お、キーマトリクス６は、８×８マトリクスで、６４個
のキーからの操作入力を検出する。このキーの内には、
いわゆＯＮキーおよびＯＦＦキー（不図示）が含まれる
。

キーマトリクス６の出力情報（複数ビット）は、シュミ
ットトリガインバータ７で反転出力され、さらに３ステ
ートバツフア８で反転されたうえＣＰＵ　ｌのバスＬ２
に入力される。

また、シュミットトリガインバータ７の出力は、制御系
１００のＮＡＮＤアレイ１０にも入力されている。ＮＡ
ＮＤアレイ１０は２入力ゲートを複数有し、シュミット
トリガインバータ７の出力と、ラッチ９の出力の各々対
応するビットのＮＡＮＩ）をとり、８入力ＮＡＮＤゲー
ト１１に出力する。ラッチ９はＣＰＵ１のバス上２上で
所定のアドレスを有し、ＣＰＵＩの出力データをラッチ
する。このデータはシュミットトリガインバータ７出力
を所定パターンでマスクするためのものである。

ＮＡＮＤアレイｌＯにより、ラッチ９のデータでマスク
されたシュミットトリガインバータ７の出力データは、
８入力ＮＡＮＤゲート１１に入力される。８入力ＮＡＮ
Ｄゲート１１はＮＡＮＤアレイｌＯの出力が全て論理「
ｌ」であるかどうかを判定出力する。　８入力ＮＡＮＤ
ゲート１１の出力および、インバータ２１による反転出
力は、それぞれマルチプレクサ１２の入力端子Ｃ０１Ｃ
Ｉに入力される。マルチプレクサ１２には、ＡＮＤゲー
ト１９．２０の出力も入力される（入力端子Ｃ２、Ｃ３
）。

８入力ＮＡＮＤゲート１１の出力は、エツジトリガをの
フリップフロップ１６ａ、１７ａ、１８ａ、および１６
ｂ、１７ｂ、１８ｂからなる３段のシフトレジスタにも
入力されている。

フリップフロップ１６ａ、１７ａ、１８ａは、キー入力
時のオン・チャタを除去するための遅延回路、フリップ
フロップ１６ｂ、１７ｂ、１８ｂは、キー入力時のオフ
・チャタを除去するための遅延回路で、クロック太；芋
亨φに同期して動作する。

クロックφは外部クロックで、たとえば図示のように、
ＬＣＤデイスプレィ３１のドライバ３２（コモンドライ
バやＬＣＤコントローラなど）の基準クロックをプリス
ケーラなどからなるクロック制御回路３３によって約５
ｍｓ周期のクロックに分周したものである。ＬＣＤドラ
イバ３２から得る場合、クロックφは表示の有無に応じ
てオン／オフされる。本実施例では、ＬＣＤは公知の節
電制御により１節電モードにおいて表示が停止され、こ
の時クロックφも停止されるものとする。

上記ＡＮＤゲート１９は、フリップフロップ１６ａ、１
７ａ、１８ａからなるシフトレジスタの各段の出力の論
理積を出力し、ＡＮＤゲート２０はフリップフロップ１
６ｂ、１７ｂ、１８ｂからなるシフトレジスタの各段の
出力の論理積を出力する。

上記の各信号を入力するマルチプレクサ１２は４入力ｌ
出力のもので、ラッチ２２を介して入力されるＣＰＵ　
１の制御データに応じて上記の入ヵ端子ＣＯ〜Ｃ４のい
ずれか１つの信号を選択して出力する。つまり、端子Ｃ
Ｏのチャタを除去していない信号、この信号の端子ＣＩ
における反転信号、端子Ｃ２のオン・チャタを除去され
た信号、および端子Ｃ３のオフ・チャタを除去された信
号である。

ラッチ２２は４ビツトのもので、そのうち２ビツトがマ
ルチプレクサ１２の出力の選択制御に（端子Ａ、Ｂ）、
また１ビツト（ＣＣＣ）がマルチプレクサ１２ａの出力
禁止に（端子２ＳＴＣＰＵＩがスタンバイモードに入る
とき、クロック停止に先立ってＣＰＵ　ｌにより設定さ
れる。

マルチプレクサ１３は２入力、ｌ出力のもので、一方の
入力にマルチプレクサ１２の出力が入力され、他方の入
力にはクロックとマルチプレクサ１２の出力の論理和か
入力される。マルチプレクサ１３は、ラッチ２２のラッ
チデータのうち、マルチプレクサ１２の制御データとは
異なる１ビツトにより制御される。

マルチプレクサ１３の出力はフリップフロップ１４に接
続されている。フリップフロップ１４は、マルチプレク
サ１３の出力が割込み信号の場合に、その割込信号をラ
ッチ保持し、フリップフロップ３に出力する。

次に以上の構成における動作につき第１図（Ｂ）を参照
して説明する。第１図（Ｂ）は、制御系１００の制御に
よる装置全体の動作を示したものであり、一部ＣＰＵ　
Ｉにより行なわれる処理も含む、なお、以下では、第１
図（Ａ）中の各信号線を図中の符号’ＬＬ−Ｌｌｌによ
り参照する。

第１図（Ｂ）のステップＳ２０の電源オフモードにおい
ては、ＬＣＤドライバ３２は停止、したがって、表示は
行なわれておらず、またクロックφは停止されている６
発振器２の発振は停止されており、ＣＰＵＩはスタンバ
イモードにある。ステップＳ２０へは、後述のキー入力
検出においてＯＦＦキーが押下された場合に移行する。

ただし、このとき、制御系１００の少なくともＮＡＮＤ
アレイ１Ｏ１８入力ＮＡＮＤゲート１１、およびキーマ
トリクス６、シュミットトリガインバータ７は給電を受
けており、キーマトリクス６によりＯＮキーの検出を行
なえるものとする。

ステップＳ２０の電源オフモードは、きわめて消費電力
が小さい。ステップＳ２０へは、後述の制御により移行
する。ステップＳ２０に入る前に、ＣＰＵ　ｌはラッチ
２２に所定の値をラッチさせ、端子ＣＯの入力（信号線
Ｌ９）を出力するようにマルチプレクサ１２を設定して
おく。ただし、信号線Ｌ９がそのまま出力するのではな
（、反転信号がマルチプレクサ１２から出力される。

また、ステップＳ２０に先立ち、ラッチ９のマスクデー
タはＯＮキー入力を少なくとも検出できるようにあらか
じめ設定される。

ＯＮキーが入力されると、ＮＡＮＤアレイ１０．８入力
ＮＡＮＤゲートｌｌを介してマルチプレクサ１２の端子
ＣＯにキー入力信号が入力され、この信号が信号線ＬＩ
Ｏに出力される。ＯＮキーの入力は第１図（Ｂ）のステ
ップＳ２２として示しである。

ステップＳ２２において、信号線ＬＩＯの出力は、マル
チプレクサ１３を介して信号ＩＩＬ１１に出力され、フ
リップフロップ１４でラッチされる。

フリップフロップ１４は信号１１Ｌ１２を介してフリッ
プフロップ３に発振開始信号を送るとともに、ｃｐｕｔ
にキー入力があったことを割込信号として出力する。

発振器２は、フリップフロップ３が発振開始信号を受は
取ると、所定の発振ウオーミングアツプ後、信号線Ｌｌ
を介してＣＰＵ　ｌに動作クロックを供給する。

また、不図示の系統を介してＬＣＤドライバ３２も起動
され、クロックφの供給が開始される。

ＣＰＵ　ｌは動作クロックが供給されると、ステップＳ
２６．Ｓ２７において、キーマトリクス６を１ラインず
つ走査して３ステートバッファ８から読み取り、どのキ
ーが押下されているかを判断してそのキーに対応した処
理を行なう。

ステップＳ２６において、ＣＰＵＩは信号！５！Ｌ２を
介して、ラッチ４に全て論理「ｌ」の情報を書き込む、
するとラッチ４の出力は信号線Ｌ３を介し、オーブンド
レインバッファ５を介して反転出力され、キーストロー
ブ信号として信号線Ｌ４を介し、てキーマトリクス６に
出力される。

また、ＣＰＵ　１は外部クロックφが動作している場合
には、ラッチ２２を介してマルチプレクサ１２の出力が
端子Ｃ２の入力、すなわちＡＮＩ）ゲート１９の出力が
マルチプレクサ１２から信号線ＬＩＯを介して出力され
るように設定する。

上記ステップ３２６の設定の後、ステップＳ２７でキー
入力が行なわれる。ここでは、キーマトリクス６のスト
ローブ信号は全て出力されているので、キーマトリクス
６のどれか１つのキーが押下されると、信号線Ｌ５を介
してシュミットトリガインバータ７のどれかのビットに
ストローブ信号が入力される。

シュミットトリガインバータ７は、このストローブ信号
を反転出力する。この時、ラッチ９の出力はＣＰＵ　ｌ
によって全て論理「ｌ」になっており、信号線Ｌ７より
出力されている。

ＮＡＮＤアレイ１０は信号線Ｌ６からキーストローブ信
号を受は取ると、信号線Ｌ８を介して論理「０」を８入
力ＮＡＮＤゲート１１に出力する。したがって、８入力
ＮＡＮＤゲートＩｌは論理「１」を信号１ｉｉＬ９に出
力する。

信号線Ｌ９の信号は、インパーク２１、フリップフロッ
プ１６〜１８のシフトレジスフ、およびＡＮＤゲー）−
１９、ＡＮＤゲート２０を介して４つの信号に変形され
、マルチプレクサ１２に入力されるが、マルチプレクサ
１２は前記のように端子Ｃ２のＡＮＤゲート１９の出力
、すなわち、フリップフロップ１６ａ〜１８ａの遅延に
よりオン・チャタを除去された信号がマルチプレクサ１
２を通過する。

一方、ＣＰＵＩはキーマトリクス６を１ラインずつ走査
して３ステートバツフア８から読み取り、どのキーが押
下されているかを判断してそのキーに対応した処理をス
テップ３２８で行なう。

処理が終了したら、ＣＰＵＩはステップＳ３０において
、読み込んだキーのストローブを出力し、ラッチ９の出
力も読み込んだキーのライン以外をマスクして、フリッ
プフロップ３を介して発振２３２の発振を停止させる。

ただし、これに先立ち、マルチプレクサ１２から出力さ
れる信号は、クロックφが動作している場合にはＡＮ［
）ゲート２０の出力（端子Ｃ３）、そうでなければイン
バータ２１の出力（端子ＣＩ）となるようにラッチ２２
を設定する。

ステップＳ３２において、読み込んだキーが離されると
発振器２は発振を開始し、ｃｐｕ　ｔには割込がかかる
ので、ＣＰＵＩはキーのオフ・チャタ時間経過後、３ス
テートバツフア８を介してキーが押下されていないこと
を確認した後所定のキーのオフ処理をステップＳ３４で
行なう。

そして、再びステップＳ２４のキー入力待ちに戻り、一
連の動作を繰り返す。

ところで、クロックφが動作していない場合はキーのオ
ン・チャタ、オフ・チャタはＣＰＵ　ｌがソフト的に除
去することになるが、発振器２の発振が動作している場
合と停止している場合では、発振のウオーミングアツプ
分だけチャタリングを検出する時間が変わってしまう。

また、発振のウオーミングアツプ時間をチャタリング除
去に用いるとより効率的になるため、この場合、マルチ
プレクサ１３の出力はＯＲゲート１５の出力とする。

ＯＲゲート１５の一方の出力はフリップフロップ３の発
振制御信号が信号線Ｌ１３を介して入力されており、Ｏ
Ｒゲート１５の出力を信号線１゜１１に出力することで
、必ず発振が停止してからキーの割込が発生するように
なる。

上記実施例によれば、ＣＰＵの動作クロックが停止して
いる状態でもキー入力があったことやキーが離されたこ
とを検知し、Ｃ：ＰＵの動作クロックの発振をスタート
させたり、ｃｐｕに割込がかかるようにしたり、またＣ
ＰＵの動作クロッりとは別にキーのチャタリングを除去
できるようにしたので、キー入力待ち時の消費電流を最
小にできる。すなわち、キー入力が行なわれ、ＣＰＵ１
がそれに対応する処理を実行する期間以外では、ＣＰＵ
　ｌへのクロック供給を停止しＣＰＵ　１をスタンバイ
モードとすることができるため、使用するメモリチップ
にかかわらず、確実にキー入力待ち期間の消費電力を低
減することができる。

また、チャタリングをＣＰＵの動作状態にかかわらず除
去できるので誤動作がない。

さらに第１図の制御系１００は表示系のクロックを利用
するので構成が簡単であるという利点もある。

第２実施例 上記実施例では、クロックφはＬＣＤのコモンドライバ
の動作クロックなどを分周して用いる例について述べた
が、第２図に示すように、ＣＰＵの動作クロックよりも
比較的低周波の発振２３４１とその発振制御を行なうフ
リップフロップ４２を別に設けても、同様に実施が可能
である。フリップフロップ４２はＣＰＵ　１により制御
される。

第３実施例 また、上記実施例ではキーの状態を調べるのにＮＡＮＤ
アレイ１０と８入力ＮＡＮＤゲート１１を用いた例を示
したが、これは第３図のようにエクスクル−シブＯＲゲ
ートアレイ１０′と多大力ＮＯＲゲート１１’とで構成
しても、同様に実施可能である。他にＮＯＲアレイと多
大力ＮＡＮＤなと様々な組み合せが考えられる。

第４実施例 さらに、第１実施例や第３実施例をより簡略化して、第
１図（Ａ）のラッチ９、ＮＡＮＤアレイ１Ｏ１８入力Ｎ
ＡＮＤゲー１−１１の代りに第４図の多入力シュミット
ＮＡＮＤを用いても同様に実施可能である。要は、いず
れのキーが押下されたか離された時に、クロック制御お
よび割込信号を発生しさえすればよい。ただし、この場
合キーロールオーバーなどの？！雑な処理はできない。

第５実施例 第１実施例ではシュミットトリガインバータ７と３ステ
ートバツフア８を用いてキーの読込を行なう方法を説明
したが、これはシュミット入力のスリーステートバッフ
ァがあれば、３ステートバツフア８で直接読むことも可
能である。

第６実施例 第１実施例では説明の都合上オン・チャタもオフ・チャ
タも同じ時間と見なして処理する方法について述べたが
、オン・チャタとオフ・チャタの時間を別々に設定した
ければ、キーのオン待ちの時とオフ待ちの時でプリスケ
ーラの分周数を変えるか、オン、およびオフ・チャタの
シフトレジスタの段数を異なる段数に設定することで実
施可能である。

［発明の効果］ 以上から明らかなように、本発明によれば、動作クロッ
クの発振を停止してスタンバイモードに移行可能なＣＰ
Ｕにより所定の情報処理を行なう電子機器において、キ
ー入力装置と、前記キー入力装置のキーが押下された時
に割込を発生するキーオン割込発生手段と、前記キー入
力装置のキーが離された時に割込を発生するキーオフ割
込発生手段と、ＣＰＵの指令に応じて前記２つの割込発
生手段からのいずれの割込を有効とするかを選択する割
込選択手段と、前記割込選択手段により選択された割込
によって前記ＣＰＵの動作クロックの発振を開始するク
ロック発生手段を有し、キー入力待ち時は前記キーオン
割込を選択して、ＣＰＵの動作クロックを停止するとと
もに、キーが押下された時はＣＰＵに動作クロックを供
給し、ＣＰＵはキーのオン・チャタ時間経過後押下され
ているキーを読み込んでそのキー押下に応じた処理を行
ない、処理終了後キーオフ割込を選択して再びＣＰＵの
動作クロックを停止するとともに、キーが離された時は
再びＣＰＵに動作クロックを供給し、ＣＰＵはキーのオ
フ・チャタ時間経過後キーが押下されていないことを確
認した後所定のキーのオフ処理を行ない、再び前記キー
入力待ちを繰り返す構成を採用しているので、ＣＰＵの
動作クロック停止中もキーのオン・オフを検出する手段
やキーのオン・チャタやオフ・チャ夕を除去する手段を
設けることによって、キーが押下されてＣＰＵがそのキ
ーを読み込み、そのキーに対応した処理を行なわなけれ
ばならない時のみＣＰＵに動作クロックを供給でき、メ
モリチップの構成などにかかわらず確実かつ大幅にキー
待ち時の消費電力を低減できるという優れた効果がある
。

【図面の簡単な説明】

第１図（Ａ）は本発明による第１の実施例の構成を示す
ブロック図、第１図（Ｂ）は装置の動作を示したフロー
チャート図、第２図〜第４図は第２〜第４実施例として
第１図の回路の変形例をそれぞれ示すブロック図である
。 ｌ・・・ＣＰＵ　　　　　　　２・・−発振器３・・・
フリップフロップ　４・・−ラッチ５・・−オーブンド
レインバッファ ６・・・キーマトリクス ７−・・シュミットトリガインバータ ８・・−３ステートバツフア ９−・・ラッチ　　　　　　１０・・−ＮＡＮＤアレイ
１１・・・８入力ＮＡＮＤゲート １２・・・マルチプレクサ １３・・−マルチプレクサ １４・・・フリップフロップ １５・・・ＯＲゲート　　！６・・・フリップフロップ
１７−・・フリップフロップ １８−・・フリップフロップ １９・・・ＡＮＤゲート　２０−・・ＡＮＤゲート２１
−・・インバータ　　２２・・・ラッチ４１・・・フリ
ップフロップ ４２−・・発振器

Claims (1)

1. 【特許請求の範囲】 １）動作クロックの発振を停止してスタンバイモードに
   移行可能なＣＰＵにより所定の情報処理を行なう電子機
   器において、 キー入力装置と、 前記キー入力装置のキーが押下された時に割込を発生す
   るキーオン割込発生手段と、 前記キー入力装置のキーが離された時に割込を発生する
   キーオフ割込発生手段と、 ＣＰＵの指令に応じて前記２つの割込発生手段からのい
   ずれの割込を有効とするかを選択する割込選択手段と、 前記割込選択手段により選択された割込によって前記Ｃ
   ＰＵの動作クロックの発振を開始するクロック発生手段
   を有し、 キー入力待ち時は前記キーオン割込を選択して、ＣＰＵ
   の動作クロックを停止するとともに、キーが押下された
   時はＣＰＵに動作クロックを供給し、ＣＰＵはキーのオ
   ン・チャタ時間経過後押下されているキーを読み込んで
   そのキー押下に応じた処理を行ない、 処理終了後キーオフ割込を選択して再びＣＰＵの動作ク
   ロックを停止するとともに、キーが離された時は再びＣ
   ＰＵに動作クロックを供給し、ＣＰＵはキーのオフ・チ
   ャタ時間経過後キーが押下されていないことを確認した
   後所定のキーのオフ処理を行ない、再び前記キー入力待
   ちを繰り返すことを特徴とする電子機器。 ２）前記クロック発生手段がＣＰＵの動作クロックの発
   振を停止したのち、これに同期して前記キー入力装置の
   キーによる割込を有効とする同期割込発生手段を設けた
   ことを特徴とする請求項第１項に記載の電子機器。 ３）キー入力装置の出力をマスクすることによりＣＰＵ
   があらかじめ設定した所定キーのオンないしオフにより
   前記キー割込を発生することを特徴とする請求項第１項
   または第２項に記載の電子機器。