JPH03124260A - Ｄｃ―ｄｃコンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＤＣ−ＤＣコンバータの改良に関する。

特に、損失が少なく、そのため発熱量が少なく、その結
果、回路効率を向上することを目的とするＤＣ−ＤＣコ
ンバータの改良に関する。

〔従来の技術〕

従来技術に係るＤ（、−ＤＣコンバータについての１例
を第２図を参照して説明する。

第２図参照 図において、Ｅ８は入力端子ＩＮに印加される入力電圧
であり、Ｅｏは出力端子ＯＵＴから出力される出力電圧
である。Ｑｌは、ＤＣ−ＤＣコンバータのスイッチング
手段であるＰチャネル電界効果トランジスタ（以下ＰＷ
Ｍ用ＦＥＴと云う。）であり、Ｃ２は電流信号ＰＳに応
答してＰＷＭ用ＦＥＴＱ、のオン・オフを制御する制御
用トランジスタであり、Ｒは抵抗であり、ＰＷＭ用ＦＥ
ＴＱ、のゲート信号Ｑ電源をＤＣ−ＤＣコンバータの入
力電源と共用にする場合、上記の制御用トランジスタＱ
２の電流制限抵抗として、及び、上記のＰＷＭ用ＦＥＴ
Ｑ、のゲート・ソース間の浮遊キャパシティに蓄積され
ていた電荷を放電する放電回路用抵抗として、機能する
。Ｌ、は平滑用インダクタンスであり、Ｃ２は平滑用キ
ャパシタであり、これら双方をもって、逆り型平滑回路
ＳＣを構成している。Ｄ、ばフライホイールダイオード
である。また、０■はグランド電位を示すが、入力電圧
Ｅ、と出力電圧Ｅ０とのいづれよりも低い電位でなけれ
ばならない。

図に示す従来技術に係るＤＣ−ＤＣコンバータの回路の
動作について簡単に説明する。電流信号ＰＳが不存在で
制御用トランジスタＱ２がオフの状態では、ＰＷＭ用Ｆ
ＥＴＱ、のゲート電位はソース電位と同一であるので、
ＰＷＭ用ＦＥＴＱ。

はオフ状態にある。次に、制御用トランジスタＱ２のベ
ースに図示のようにパルス状制御電流信号ＰＳが供給さ
れると、制御用トランジスタＱ２がオンし、ＰＷＭ用Ｆ
　Ｅ　Ｔ　Ｑ　Ｉ　のゲート電位がはソ０■に低下する
ので、ＰＷＭ用ＦＥＴＱ、はオンスる。オンした制御用
トランジスタＱ２のコレクタ電流は抵抗Ｒによって制限
された値となる。電流信号ＰＳが消滅して制御用トラン
ジスタＱ２のベース電流が０（零）にもどると、制御用
トランジスタＱ２は再びオフし、ＰＷＭ用ＦＥＴＱＩ　
のゲート電位は、再度、ソース電位と同一となるので、
ＰＷＭ用Ｆ　Ｅ　Ｔ　Ｑ　ｒ　は再度オフする。ＰＷＭ
用ＦＥＴＱ、がオンするときに、ＰＷＭ用ＦＥＴＱ、の
ゲート・ソース間の浮遊キャパシティに蓄積されていた
電荷の放電は、抵抗Ｒを通じて行われるのであるが、十
分速いターン・オフ速度を実現するためには、抵抗Ｒの
値を小さくする必要がある。

ＰＷＭ用ＦＥＴＱＩがオンの状態において、電力はＰＷ
Ｍ用Ｆ　Ｅ　Ｔ　Ｑ　＋　と逆り型平滑回路ＳＣと出力
端子ＯＵＴとを介して負荷側に供給される。

この際、逆り型平滑回路ＳＣが出力電圧Ｅ０を平滑にす
る。ＰＷＭ用ＦＥＴＱ、がオフの状態においては、平滑
用インダクタンスＬ１に蓄積されていたエネルギーが、
フライホイールダイオードＤ５を介して、負荷側に供給
されるので、出力電流は断続しない。

〔発明が解決しようとする課題〕

従来技術に係るＤ（、−ＤＣコンバータにおいては、上
記のＰＷＭ用ＦＥＴＱ、がオン期間中に、平滑回路ＳＣ
を構成するインダクタンスし、に蓄積されたエネルギー
が、ＰＷＭ用ＦＥＴＱＩ　のオフ期間に負荷に供給され
る際に、通電路となるフライホイールダイオードＤ５に
おいて発生ずる損失が軽視し得ない量であり、ＤＣ−Ｄ
Ｃコンバータの効率を大いに低下させているという欠点
が存在する。

また、上記の電流制限抵抗Ｒにおける損失も、上記のフ
ライホイールダイオードＤ５における損失同様、ＤＣ−
ＤＣコンバータの効率を著しく低下せしめている。しか
し、この電流制限抵抗Ｒは、単に制御用トランジスタＱ
２のコレクタ電流を制限する機能のみでなく、上記のＰ
ＷＭ用ＦＥＴＱのターン・オフ時に、このＰＷＭ用ＦＥ
ＴＱ、のゲート・ソース間の浮遊キャパシティに蓄積さ
れていた電荷の放電回路を構成するという機能をも持っ
ている。したがって、従来技術に係るＤＣ−ＤＣコンバ
ータにおいては、上記の電流制限抵抗Ｒにおける損失を
小さくする目的から単に抵抗値を増大したのでは、ゲー
ト・ソース間の電荷の放電が遅れ、ターン・オフ速度が
遅くなり、上記のＰＷＭ用Ｆ　Ｅ　Ｔ　Ｑ　Ｉのスイッ
チング周波数を高めることが困難となり、平滑用インダ
クタンスＬ。

および平滑用キャパシタＣ２が大形化するという欠点が
存在する。

本発明の目的は、これらの欠点を解消することにあり、
第１の目的として、フライホイールダイオードＤ５と同
一の機能を有しながら、より損失の少ない回路要素を有
し、発熱量が少なく、回路効率を向上し得るＤＣ−ＤＣ
コンバータを提供することにある。また、第２の目的は
、第１の目的に付加して、ＰＷＭ用ＦＥＴＱＩのターン
・オフ速度を低下することなく、制御用トランジスタＱ
２の電流制限抵抗Ｒと制御用トランジスタＱ２とにおけ
る損失を低減し、発熱量を減少し、回路効率を向上し得
るＤＣ−ＤＣコンバータを提供することにある。

〔課題を解決するための手段〕

上記の第１の目的は、 イ、一方の電流端子（Ｓ１）が入力端子（ＩＮ）に接続
され、他方の電流端子（Ｄ１）が平滑回路（ＳＣ）を介
して出力端子（ＯＵＴ）に接続され、電圧制御端子（Ｇ
１）が、電流制御端子（Ｂ）に印加される電流信号（ｐ
ｓ）に応答して動作し一方の主電流端子（Ｅ）はグラン
ド電位とされている制御用トランジスタ（Ｇ２）の他方
の主電流端子（Ｃ）に接続されてなるＰＷＭ用ＦＥＴ（
Ｑ１）と、 ロ、一端は前記の入力端子（ＩＮ）に接続され、他端は
前記の制御用トランジスタ（Ｇ２）の他方の主電流端子
（Ｃ）に接続されている制御用トランジスタ主電流制限
用抵抗（Ｒ）と ハ、前記のＰＷＭ用Ｆ　ＥＴ　（Ｑ＋　）の電圧制御端
子（Ｇ１）に電圧制御端子（Ｇ４）が接続され、一方の
電流端子（Ｓ４）はグランド電位とされ、他方の電流端
子（Ｄ４）は前記のＰＷＭ用ＦＥＴ（Ｑ１）の他方の電
流端子（Ｄ１）に接続され、前記のＰＷＭ用ＦＥＴ（Ｑ
１）の導通・非導通に対応して非導通・導通となる導電
極性を有するＦＥＴ（Ｇ４）と を有するＤ（、−ＤＣコンバータ をもって達成される。

第２の目的は、請求項（１〕記載のＤＣ−ＤＣコンバー
タに、下記構成のＰＷＭ用ＦＥＴ短絡手段（ＤＣ）を付
加することによって達成される。

付加されるＰＷＭ用ＦＥＴ短絡手段（ＤＣ）は、入力端
子（ＩＮ）にコレクタが接続され、制御用トランジスタ
主電流制限用抵抗（Ｒ）の出力側１端にベースが接続さ
れ、ＰＷＭ用ＦＥＴ（Ｑ１）の電圧制御端子（Ｇｌ　）
にエミッタが接続されている放電回路用トランジスタ（
Ｑ３）と、ＰＷＭ用ＦＥＴ（Ｑ１）の電圧制御端子（Ｇ
１）に正方向端子が接続され、制御用トランジスタ（Ｑ
２）の他方の主電流端子（Ｃ）に負方向端子が接続され
ている逆バイアス用ダイオード（Ｄ２）とよりなり、Ｐ
ＷＭ用ＦＥＴ（Ｑ１）がオフすると同時に、ＰＷＭ用Ｆ
ＥＴ　（Ｑ１）の前記の一方の電流端子（Ｓ＋　）と前
記の電圧制御端子（Ｇｌ　＞とを短絡する機能を有する
（請求項〔２〕）。

ただ、この請求項〔２］に係るＤＣ−ＤＣコンバータに
おいては、下記するように、ＰＷＭ用ＦＥＴ短絡手段（
ＤＣ）が十分満足に機能しない場合があるので、上記に
加えて、前記のＰＷＭ用ＦＥＴ　（Ｑ１）がオフしてい
る期間、前記のＰＷＭ１ 用ＦＥＴ短絡手段（ＤＣ）の動作を維持するＰＷＭ用Ｆ
ＥＴ短絡手段動作維持手段（ＨＣ）を有すると、さらに
優れたＤＣ−ＤＣコンバータを実現しうる（請求項〔３
］）。

〔作用〕 従来技術においては、ＰＷＭ用ＦＥＴ　（１導電型（Ｐ
チャネル）ＦＥＴ）Ｑｌがターン・オフした時に、平滑
用インダクタンスＬ＋　に発生する電圧の極性がフライ
ホイールダイオードＤ５の順方向となるので、フライホ
イールダイオードＤ５は通電し、平滑用インダクタンス
Ｌ、に蓄積されていたエネルギーが負荷に供給されるが
、本発明においては、このフライホイールダイオードＤ
、に替えて、ＰＷＭ用ＦＥＴ　（１導電極性（Ｐチャネ
ル）のＦＥＴ）Ｑｌ　とは反対の導電極性を有する電界
効果トランジスタＱ４を使用すること−されている。

この反対導電極性のＦＥＴＱ、の動作について、図を参
照して、以下に説明する。

２ 第１ａ図参照 図において、Ｑｌは１導電極性（Ｐチャネル）のＰＷＭ
用ＦＥＴであり、ＤＣ−ＤＣコンバータの主電流回路の
スイッチング素子であり、これがオンした時平滑回路Ｓ
Ｃを介して負荷にエネルギーを供給するが、この時、平
滑回路ＳＣを構成する平滑用インダクタンスＬ、にエネ
ルギーが蓄積される。Ｑ４が本発明の第１の要旨に係る
ＦＥＴであり、ＰＷＭ用ＦＥＴＱ、とは反対の導電極性
（Ｎチャネル）を有する。

このＦＥＴＱ、は、ＰＷＭ用Ｆ　Ｅ　Ｔ　Ｑ　＋がオン
して平滑回路ＳＣを介して負荷にエネルギーを供給して
いる時はオフしているが、ＰＷＭ用ＦＥＴＱ、がオフし
た時はオンして、平滑用インダクタンスＬ＋　に蓄積し
ていたエネルギーを負荷に供給するように動作する。こ
の動作は、フライホイールダイオードＤ５の動作と全く
同一である。ただ、異なるところは、このＦＥＴＱ、の
抵抗がフライホイールダイオードＤ、の抵抗より小さく
、フライホイールダイオードＤ、を使用した場合より電
力損失が少ないことである。

このように、ＦＥＴの電力損失がダイオードの電力損失
より小さいと云う性質にもとすいて、本発明の第１の目
的は達成される。

つぎに、本発明の第２の要旨に係るＰＷＭ用のＦＥＴ短
絡手段ＤＣの作用について、図を参照して説明する。

第１ｃ図参照 図はＰＷＭ用ＦＥＴ短絡手段ＤＣの１例を示す。

図において、Ｑ３はＰＷＭ用Ｆ　Ｅ　Ｔ　Ｑ　＋　のソ
ースＳＩとゲートＧ、とを短絡する電荷放電回路用トラ
ンジスタであり、ゲート・ソース間の浮遊キャパシティ
に蓄積されていた電荷を、ＰＷＭ用ＦＥＴＱ、のターン
オフする時に、放電する機能を有する。Ｄ２は放電回路
用トランジスタＱ３のベースに逆バイアス電圧を付与す
る逆バイアス用ダイオードである。

制御用トランジスタＱ２がオンすると、ＰＷＭ用ＦＥＴ
Ｑ＋のゲート電位は下がり、ＰＷＭ用ＦＥＴＱ、はオン
する。この時、放電回路用トランジスタＱ、は、逆バイ
アス用ダイオードＤ２によって逆バイアスされてオフ状
態となっている。

こ−で、制御用トランジスタＱｚがオフすると、それま
で抵抗Ｒを通じて制御用トランジスタＱ２に流れていた
電流が放電回路用トランジスタＱ３のベース電流となる
ため、放電回路用トランジスタＱ３ばオンして、ＦＥＴ
Ｑ、のゲート・ソース間は放電回路用トランジスタＱ３
によって短絡される。そこで、ＰＷＭ用Ｆ　Ｅ　Ｔ　Ｑ
　＋　のゲートには、放電回路用トランジスタＱ３を通
じて電流が急速に供給され、ＰＷＭ用ＦＥＴＱ、のゲー
ト電位が急速に上昇してＰＷＭ用Ｆ　Ｅ　Ｔ　Ｑ　Ｉ　
は急速にオフしようとする。この時、ＰＷＭ用ＦＥＴＱ
＋　のターンオフ動作を阻害する要因が、ＦＥＴＱ、の
ゲート・ソース間の浮遊キャパシティに蓄積されていた
電荷であるが、ＰＷＭ用Ｆ　Ｅ　Ｔ　Ｑ　Ｉのゲート・
ソース間電位が変化を開始すると、同時に、上記の浮遊
キャパシティに蓄積されていた電荷も放電回路用トラン
ジスタＱ３を介して急速に放電され、上記のＰＷＭ用Ｆ
　Ｅ　Ｔ　Ｑ　＋　のターンオフ動５ 作に対する阻害要因が減少し、結果的に、ＰＷＭ用ＦＥ
ＴＱ、のターンオフ時間が短縮する。

このように、ＦＥＴのゲート・ソース間の浮遊キャパシ
ティに蓄積されていた電荷にもとすくスイッチング速度
の低下は避けられ、本発明の第２の目的は達成される。

第３に、本発明の第３の要旨に係るＰＷＭ用のＦＥＴ短
絡手段動作維持手段ＨＣの作用について、図を参照して
説明する。

第１ｄ図参照 図はＰＷＭ用ＦＥＴ短絡手段動作維持手段ＨＣの１例を
示す。図において、Ｃ３はＰＷＭ用ＦＥＴ短絡動作維持
用キャパシタであり、Ｄ、はキャパシタＣ３の電荷が入
力端に流出することを阻止する逆流阻止用ダイオードで
ある。上記以外の符号は第１ｃ図の場合と同一である。

上記のＰＷＭ用のＦＥＴ短絡手段ＤＣの動作に引き続き
、ＰＷＭ用ＦＥＴＱ、のゲート電位がさらに上昇すると
、抵抗Ｒを通じて放電回路用トランジスタＱ３のヘース
に流れ込んでいた電流が滅６ 少して、遂には放電回路用トランジスタＱ３のオン状態
を維持できなくなり、その時までにＰＷＭ用Ｆ　Ｅ　Ｔ
　Ｑ　＋のターン・オフが完了していない場合は、ター
ン・オフ速度が急速に激減することになる。これを防止
するための手段がＰＷＭ用ＦＥＴ短絡手段動作維持手段
ＨＣである。

ＰＷＭ用ＦＥＴＱ、のゲート電位が上昇して来ると、逆
流阻止用ダイオードＤ３のカソード側の電位は入力電圧
Ｅ、より高くなるため、キャパシタＣ３に蓄積されてい
た電荷が抵抗Ｒを通じて放電回路用トランジスタＱ３の
ベース電流として供給されることになる。キャパシタＣ
３の静電容量の値と抵抗Ｒの値の積がスイッチング周期
より大きくなるように、キャパシタＣ１の静電容量の値
と抵抗Ｒの値を設定しておけば、放電回路用トランジス
タＱ３のオン状態を維持することができ、ＰＷＭ用ＦＥ
ＴＱ、のゲート・ソース間の短絡動作を維持し、ＰＷＭ
用ＦＥＴＱＩ　の所望のターン・オフ速度を確保するこ
とができる。

このように、放電回路用トランジスタＱ３の動作を十分
長く維持することができ、ＦＥＴのゲート・ソース間の
浮遊キャパシティに蓄積されていた電荷にもとすくスイ
ッチング速度の低下を避けることを目的とする上記の本
発明の第２の要旨に係るＰＷＭ用のＦＥＴ短絡手段ＤＣ
の機能をさらに向上することができ、本発明の第２の目
的はさらに十分に達成される。

〔実施例〕

以下、図面を参照しつ一１本発明の二つの実施例に係る
ＤＣ−ＤＣコンバータについて説明する。

１　　　　　　１　　のＤＣ−ＤＣＣコンパ−クー 第１ａ図参照 図において、Ｅ　、は入力端子ＩＮに印加される入力電
圧であり、Ｅｏは出力端子ＯＵＴから出力される出力電
圧である。Ｑ、は１導電極性（Ｐチャネル）のＰＷＭ用
ＦＥＴであり、Ｑ２は電流信号ＰＳに応答してＰＷＭ用
Ｆ　Ｅ　Ｔ　Ｑ　＋　のオン・オフを制御する制御用ト
ランジスタであり、Ｒは抵抗である。ＳＣは平滑回路で
あり、インダクタンスしＩとキャパシタＣ２とで構成さ
れる。Ｇ４が本発明の第１の要旨に係る反対導電極性（
Ｎチャネル）のＦＥＴである。また、Ｅ−Ｃ−Ｂは、そ
れぞれ、制御用トランジスタＱ２の一方の主電流端子・
他方の主電流端子・電流制御端子である。

Ｓｌ　・Ｄ、・Ｇ、は、ＰＷＭ用Ｆ　Ｅ　Ｔ　Ｑ　＋　
の一方の電流端子・他方の電流端子・電圧制御端子であ
る。また、Ｓ４　・Ｄ４　・Ｇ４は、反対導電極性（Ｎ
チャネル）のＦＥＴＱ、の一方の電流端子・他方の電流
端子・電圧制御端子である。

つぎに、この回路の動作について、説明する。

制御用トランジスタＱ２の電流制御端子Ｂに電流信号Ｐ
Ｓが入力されると、制御用トランジスタＱ２がオンし、
１導電極性（Ｐチャネル）のＰＷＭ用ＦＥＴＱＩのゲー
ト電位かは！０■になるので、このＦＥＴＱ、はオンす
る。他方、反対導電極性（Ｎチャネル）ＦＥＴＱ、のゲ
ートは、上記ｆ７＋１ｉ電極性（Ｐｆ＋ネル）（ＤＰＷ
Ｍ用ＦＥＴＱ。

９ のゲートと接続されていて同電位が付与されるので、上
記の反対導電極性（Ｎチャネル）ＦＥＴＧ４はオフのま
−である。

制御用トランジスタＱ２への電流信号ＰＳがＯ（零）に
なると、制御用トランジスタＱ２はオフし、上記の１導
電極性（Ｐチャネル）のＰＷＭ用ＦＥＴＱ、のゲート電
位は入力電位まで上昇してソース電位と同電位となるの
で、この１！電極性（Ｐチャネル）ＦＥＴＱ、はオフす
る。この時、反対導電極性（Ｎチャネル）　Ｆ　Ｅ　Ｔ
　Ｇ４のゲート電位も入力電位まで上昇してソース電位
に対して＋Ｅ、となるので、この反対導電極性（Ｎチャ
ネル）ＦＥＴＧ４はオンし、Ｌｌ−負荷−〇ａ　　Ｌ＋
という通電路が形成され、上記のインダクタンスしＩに
蓄積されたエネルギーが負荷に供給される。

この反対導電極性（Ｎチャネル）ＦＥＴＧ４は、つぎに
、制御用トランジスタＱ２に電流信号ＰＳが入力され、
このトランジスタＱ２がオンし、上記の１導電極性（Ｐ
チャネル）のＰＷＭ用ＦＢＴＱ１がオンしたときに、タ
ーン・オフする。

０ 上記の反対導電極性（Ｎチャネル）ＦＥＴＧ４のドレー
ン・ソース間のオン状態における抵抗は１７ｒｎΩ程度
であるので、例えばＤ（、−ＤＣコンバータでは大容量
クラスである出力電流１０Ａに対して０．１７　Ｖとな
り、従来技術のフライホイールダイオードの電圧降下的
０．５■と比較すると圧倒的に小さく、ＤＣ−ＤＣコン
バータの効率向上に大いに寄与することができる。

２　　　　　　　３　　のＤ（、−ＤＣＣコンパ−クー 本発明の請求項２記載のＤＣ−ＤＣコンバータは、ＰＷ
Ｍ用ＦＥＴ短絡手段ＤＣが付加された請求項１記載のＤ
Ｃ，−ＤＣコンバータであり、本発明の請求項３記載の
ＤＣ−ＤＣコンバータは、ＰＷＭ用ＦＥＴ短絡手段ＤＣ
とＰＷＭ用ＦＥＴ短絡手段動作維持手段ＨＣとの双方が
付加された請求項１記載のＤＣ，−ＤＣコンバータであ
る。

すでに、上記作用の項で説明したとおり、単にＰＷＭ用
ＦＥＴ短絡手段ＤＣのみが付加された構成のＤＣ−ＤＣ
コンバータも有効に機能することは明らかであるが、Ｐ
ＷＭ用Ｆ′ＥＴ短絡手段ＤＣとＰＷＭ用ＦＥＴ短絡手段
動作維持手段ＨＣとの双方が付加された構成が更に改良
された構成であることは明らかであるから、本明細書に
おいては、冗長を避けるため、請求項３記載のＰＷＭ用
ＦＥＴ短絡手段ＤＣとＰＷＭ用Ｆ’ＥＴ短絡手段動作維
持手段ＨＣとの双方が付加された構成について説明する
。

第１ｂ図参照 図において、Ｅ８は入力端子ＩＮに印加される入力電圧
であり、Ｅｏは出力端子ＯＵＴから出力される出力電圧
である。Ｑｌは１導電極性（Ｐチャネル）のＰＷＭ用Ｆ
ＥＴであり、Ｇ２は電流信号ＰＳに応答してＰＷＭ用Ｆ
ＥＴＱ、のオン・オフを制御する制御用トランジスタで
あり、Ｒは抵抗である。Ｑ、はＰＷＭ用ＦＥＴＱＩのソ
ースとゲートを短絡する電荷放電回路用トランジスタで
あり、ＰＷＭ用ＦＥＴＱＩのターン・オフ時において、
ゲート・ソース間の浮遊キャパシティに蓄積されていた
電荷を放電する。Ｄ２は放電回路用トランジスタＱ３の
ベースに逆バイアス電圧を付与する逆バイアス用ダイオ
ードである。Ｃ３はＰＷＭ用ＦＥＴ短絡手段動作維持用
キャパシタであり、Ｄ３はキャパシタＣ４の電荷が入力
側に流出するのを阻止する逆流阻止用ダイオードである
。

Ｑ４は本発明の第１の要旨に係る反対導電極性（Ｎチャ
ネル）ＦＥＴであり、ＰＷＭ用ＦＥＴの導通・非導通に
対応して非導通・導通をなす機能を有する。ＳＣは平滑
回路であり、インダクタンスＬ、とキャパシタＣ２とで
構成される。また、ＯＶはグランド電位を示すが、入力
電圧Ｅ！と出力電圧Ｅ０とのいづれよりも低い電位でな
ければならないことは従来技術の場合と同一である。

つぎに、この回路の動作について説明する。但し、反対
導電極性ＦＥＴＱ、の動作については、上記の第１実施
例において詳細説明したので、冗長を避けるために説明
を省略する。

制御用トランジスタＱ２がオフ状態では、ＰＷＭ用ＦＥ
ＴＱ、のゲート電位はソース電位と殆ど′３ 同一であるので、ＰＷＭ用Ｆ　Ｅ　Ｔ　Ｑ　Ｉ　はオフ
状態にある。制御用トランジスタＱ２のベースＢに図示
のようにパルス状制御電流信号ＰＳが供給されると、制
御用トランジスタＱ２がオンし、ＰＷＭ用Ｆ　Ｅ　Ｔ　
Ｑ　＋のゲート電位がはゾＯＶに低下するので、ＰＷＭ
用Ｆ　Ｅ　Ｔ　Ｑ　＋　はオンする。このとき、放電回
路用トランジスタＱ３は逆バイアス用ダイオードＤ２に
よって逆バイアスされてオフ状態となっているので、制
御用トランジスタＱ２のコレクタに流れる電流は抵抗Ｒ
を通して流れ込む。また、この時、キャパシタＣ，ｌは
、入力電圧Ｅ１から逆流阻止用ダイオードＤ３と逆バイ
アス用ダイオードＤ２と制御用トランジスタＱ２との電
圧降下を差し引いた電圧に充電される。

電流信号ＰＳが消滅して制御用トランジスタＱ２のベー
スＢに供給されていた電流が０（零）になると、制御用
トランジスタＱ２はオフし、逆流阻止用ダイオードＤ３
および抵抗Ｒを通して制御用トランジスタＱ２のコレク
タに流れていた電流が放電回路用トランジスタＱ３のベ
ース電流となる４ ため、放電回路用トランジスタＱ３がオンする。

放電回路用トランジスタＱ３がオンすると、入力電圧Ｅ
、によって放電回路用トランジスタＱ３を通してＰＷＭ
用Ｆ　Ｅ　Ｔ　Ｑ　Ｉ　のゲートＧに電流が流れ込むた
め、ＰＷＭ用ＦＥＴＱ、のゲート電位は上昇してＰＷＭ
用ＦＥＴＱ、はオフすることになる。

さらに、ＰＷＭ用ＦＥＴＱ、のゲート電位が上昇して来
ると、逆流阻止用ダイオードＤ３のカソード側の電位は
入力電圧Ｅ８より高くなるため、キャパシタＣ３に蓄積
されていた電荷は抵抗Ｒを通り放電回路用トランジスタ
Ｑ、のベース電流として供給されることになり、キャパ
シタＣ３の静電容量の値と抵抗Ｒの抵抗値との積がスイ
ッチング周期より大きくなるように、キャパシタＣ３の
静電容量の値と抵抗Ｒの抵抗値との値が設定されていれ
ば、放電回路用トランジスタＱ３のオン状態は維持され
、ＰＷＭ用Ｆ　Ｅ　Ｔ　Ｑ　＋　はオフ状態に保たれる
。

このようにして、（イ）ＰＷＭ用ＦＥＴＱ、がターン・
オフする際、合理的に設定された期間放電回路用トラン
ジスタＱ、によってＰＷＭ用ＦＥＴＱＩのゲート・ソー
ス間が短絡されるので、ＰＷＭ用ＦＥＴＱ、のゲート・
ソース間の浮遊キャパシティに蓄えられていた電荷が速
やかに放出されることになる。また、（ロ）抵抗Ｒは放
電回路用トランジスタＱ３のベース電流を決定する役割
をも持つので、放電回路用トランジスタＱ３の直流電流
増幅率ｈＦＥがある程度大きければ、抵抗Ｒの抵抗値も
大きくすることができ、制御用トランジスタＱ２のオン
時にコレクタに流れる電流は充分小さくすることができ
る。

〔発明の効果〕

以上説明せるとおり、本発明に係るＤＣ−ＤＣコンバー
タは、以下に列記する多くの効果を有する。

（イ）従来技術におけるフライホイールダイオードの替
わりに挿入された反対導電極性ＦＥＴ（Ｑ４）の一方の
電流端子（Ｓ４）がグランド電位とされ、他方の電流端
子（Ｄ４）が、１導電極性（Ｐチャネル）のＰＷＭ用Ｆ
　ＥＴ　（Ｑｌ　）の他方の電流端子（Ｄ１）に接続さ
れ、電圧制御端子（Ｇ４）が上記のＰＷＭ用ＦＥＴ　（
Ｑｌ　）の電圧制御端子（Ｇ１）に接続されており、こ
の反対導電極性ＦＥＴ　（Ｑ１）は上記のＰＷＭ用ＦＥ
Ｔ（Ｑ１）がオンするときにはオフとなり、上記のＰＷ
Ｍ用ＦＥＴ　（Ｑ１）がオフするときにはオンする機能
を有し、上記の反対導電極性ＦＥＴ（Ｇ４）中の電圧降
下はダイオード中の電圧降下より小さいことが、少なく
ともこのような回路においては、一般であるので、従来
技術におけるフライホイールダイオードと比較して、Ｄ
（、−ＤＣコンバータの電力損失を圧倒的に小さくする
ことができ、ＤＣ−ＤＣコンバータの能率向上に顕著な
効果があると同時に、放熱手段の簡略化が可能となり、
装置の小形・軽量化が達成される。

（ロ）スイッチング手段であるＰＷＭ用ＦＥＴ（Ｑ１）
のゲート・ソース間に、１例として、入力端子（ＩＮ）
にコレクタが接続され、制御用ト７ ランラスタ主電流制限用抵抗（Ｒ）の出力側１端にベー
スが接続され、前記のＰＷＭ用ＦＥＴ（Ｑ１）の電圧制
御端子（Ｇ１）にエミッタが接続されている放電回路用
トランジスタ（Ｇ３）と、ＰＷＭ用ＦＥＴ　（Ｑ１）の
電圧制御端子（Ｇ１）に正方向端子が接続され、制御用
トランジスタ（Ｇ２）の他方の主電流端子（Ｃ）に負方
向端子が接続されている逆バイアス用ダイオード（Ｄ２
）とをもって構成されるＰＷＭ用ＦＥＴ短絡手段（ＤＣ
）が設けられているので、ＰＷＭ用ＦＥＴ（Ｑ１）がオ
フすると、ＰＷＭ用ＦＥＴ短絡手段（ＤＣ）を構成する
放電回路用トランジスタ（Ｇ３）が接続され、上記の放
電回路用トランジスタ（Ｇ３）が自動的にオンして、Ｐ
ＷＭ用ＦＥＴ（Ｑ１）のゲート・ソース間の浮遊キャパ
シティに蓄えられた電荷を極めて低い抵抗値の回路に放
電することができ、しかも、１例として、入力端子（Ｉ
Ｎ）と制御用トランジスタ主電流制限用抵抗（Ｒ）の入
力側１端との間に入力端子（ＩＮ）の正側を正として接
続される逆流阻止用８ ダイオード（Ｄ３）と、逆流阻止用ダイオード（Ｄ３）
の負側とＰＷＭ用Ｆ　ＥＴ　（Ｑｌ　）の電圧制御端子
（Ｇ１）との間に接続されるキャパシタ（Ｇ３）とをも
って構成されるＰＷＭ用ＦＥＴ短絡手段動作維持手段（
ＨＣ）が設けられているので、このＰＷＭ用ＦＥＴ短絡
手段動作維持手段（ＨＣ）を構成するキャパシタ（Ｇ３
）の存在によって、上記の放電回路は十分に長い期間維
持され、ＰＷＭ用Ｆ　ＥＴ　（Ｑｌ　）のゲート・ソー
ス間の浮遊キャパシティに蓄えられた電荷は十分放電さ
れ、これらの効果が相乗的に作用して、ＰＷＭ用ＦＥＴ
（Ｑ１）のターン・オフ速度を速めることが可能となる
。

（ハ）制御用トランジスタ（Ｇ２）のコレクタ電流を流
す回路の抵抗（Ｒ）の値を、上記の放電回路と無関係に
大きく選択することができるので、ＤＣ−ＤＣコンバー
タの発生損失を小さくでき、したがって、放熱手段の簡
略化が可能となり、装置の小形・軽量化が達成される。

（ニ）また、ターン・オフ速度を速めることができるの
で、スイッチング周波数を所望の値に高めることが可能
となり、平滑用のインダクタンスや平滑用のキャパシタ
を小形化することができる。

【図面の簡単な説明】

第１ａ図は、本発明の第１実施例に係るＤＣ−ＤＣコン
バータの構成図である。 第１ｂ図は、本発明の第２実施例に係るＤＣ−ＤＣコン
バータの構成図である。 第１Ｃ図は、本発明の第２の要旨に係るＰＷＭ用ＦＥＴ
短絡手段ＤＣの動作説明用図である。 第１ｄ図は、本発明の第３の要旨に係るＰＷＭ用ＦＥＴ
短絡手段動作維持手段ＨＣの動作説明用図である。 第２図は、従来技術に係るＤＣ−ＤＣコンバータの構成
図である。 Ｅ！　・・・入力電圧、 Ｅｏ　・・・出力電圧、 Ｑ、・・・ＰＷＭ用ＦＥＴ　（Ｐチャネル電界効果トラ
ンジスタ）、 Ｇ２　・ ＤＣ・ Ｇ３　・ Ｄ２　・ Ｒ・　・ ＨＣ・ Ｃ３・ Ｄ３　・ ＳＣ・ Ｌ、　・ Ｃ２・ Ｇ４　・ Ｄ、　・　・ ＩＮ　・　・ ＯＵＴ　・ ０■　・　・ Ｓ、　・　・ Ｄｌ　・　・ ＧＩ　・　・ ・制御用トランジスタ、 ・ＰＷＭ用ＦＥＴ短絡手段、 ・放電回路用トランジスタ、 ・逆バイアス用ダイオード、 抵抗、 ・ＰＷＭ用ＦＥＴ短絡手段動作維持手段、・キャパシタ
、 ・逆流阻止用ダイオード、 ・平滑回路、 ・平滑用インダクタンス、 ・平滑用キャパシタ、 ・反対導電極性ＦＥＴ　（Ｎチャネル電界効果トランジ
スタ）、 ・フライホイールダイオード、 ・入力端子、 ・・出力端子、 ・グランド電位、 ・ＰＷＭ用ＦＥＴの一方の電流端子、 ・ＰＷＭ用ＦＥＴの他方の電流端子、 ・ＰＷＭ用ＦＥＴの電圧制御端子、 １ Ｓ４　・・・反対導電極性ＦＥＴの一方の電流端子、Ｄ
４　・・・反対導電極性ＦＥＴの他方の電流端子、Ｇ４
　・・・反対導電極性ＦＥＴの電圧制御端子、ｐｓ・・
・電流信号、 Ｅ・・・制御用トランジスタの一方の主電流端子、Ｃ・
・・制御用トランジスタの他方の主電流端子、Ｂ・・・
制御用トランジスタの電流制御用端子。

Claims (1)

1. 【特許請求の範囲】 ［１］一方の電流端子（Ｓ＿１）が入力端子（ＩＮ）に
   接続され、他方の電流端子（Ｄ＿１）が平滑回路（ＳＣ
   ）を介して出力端子（ＯＵＴ）に接続され、電圧制御端
   子（Ｇ＿１）が、電流制御端子（Ｂ）に印加される電流
   信号（ＰＳ）に応答して動作し一方の主電流端子（Ｅ）
   はグランド電位とされている制御用トランジスタ（Ｑ＿
   ２）の他方の主電流端子（Ｃ）に接続されてなるＰＷＭ
   用ＦＥＴ（Ｑ＿１）と、 一端は前記入力端子（ＩＮ）に接続され、他端は前記制
   御用トランジスタ（Ｑ＿２）の前記他方の主電流端子（
   Ｃ）に接続されてなる制御用トランジスタ主電流制限用
   抵抗（Ｒ）と 前記ＰＷＭ用ＦＥＴ（Ｑ＿１）の前記電圧制御端子（Ｇ
   ＿１）に電圧制御端子（Ｇ＿４）が接続され、一方の電
   流端子（Ｓ＿４）はグランド電位とされ、他方の電流端
   子（Ｄ＿４）は前記ＰＷＭ用ＦＥＴ（Ｑ＿１）の他方の
   電流端子（Ｄ＿１）に接続され、前記ＰＷＭ用ＦＥＴ（
   Ｑ＿１）の導通・非導通に対応して非導通・導通となる
   導電極性を有するＦＥＴ（Ｑ＿４）と を有することを特徴とするＤＣ−ＤＣコンバータ。 ［２］前記入力端子（ＩＮ）にコレクタが接続され、前
   記制御用トランジスタ主電流制限用抵抗（Ｒ）の出力側
   １端にベースが接続され、前記ＰＷＭ用ＦＥＴ（Ｑ＿１
   ）の電圧制御端子（Ｇ＿１）にエミッタが接続されてな
   る放電回路用トランジスタ（Ｑ＿３）と、前記ＰＷＭ用
   ＦＥＴ（Ｑ＿１）の電圧制御端子（Ｇ＿１）に正方向端
   子が接続され、前記制御用トランジスタ（Ｑ＿２）の他
   方の主電流端子（Ｃ）に負方向端子が接続されてなる逆
   バイアス用ダイオード（Ｄ＿２）とよりなり、前記ＰＷ
   Ｍ用ＦＥＴ（Ｑ＿１）がオフすると同時に、該ＰＷＭ用
   ＦＥＴ（Ｑ＿１）の前記一方の電流端子（Ｓ＿１）と前
   記電圧制御端子（Ｇ＿１）とを短絡する、ＰＷＭ用ＦＥ
   Ｔ短絡手段（ＤＣ）を有することを特徴とする請求項１
   記載のＤＣ−ＤＣコンバータ。 ［３］前記入力端子（ＩＮ）にコレクタが接続され、前
   記制御用トランジスタ主電流制限用抵抗（Ｒ）の出力側
   １端にベースが接続され、前記ＰＷＭ用ＦＥＴ（Ｑ＿１
   ）の電圧制御端子（Ｇ＿１）にエミッタが接続されてな
   る放電回路用トランジスタ（Ｑ＿３）と、前記ＰＷＭ用
   ＦＥＴ（Ｑ＿１）の電圧制御端子（Ｇ＿１）に正方向端
   子が接続され、前記制御用トランジスタ（Ｑ＿２）の他
   方の主電流端子（Ｃ）に負方向端子が接続されてなる逆
   バイアス用ダイオード（Ｄ＿２）とよりなり、前記ＰＷ
   Ｍ用ＦＥＴ（Ｑ＿１）がオフすると同時に、該ＰＷＭ用
   ＦＥＴ（Ｑ＿１）の前記一方の電流端子（Ｓ＿１）と前
   記電圧制御端子（Ｇ＿１）とを短絡する、ＰＷＭ用ＦＥ
   Ｔ短絡手段（ＤＣ）と、前記入力端子（ＩＮ）と前記制
   御用トランジスタ主電流制限用抵抗（Ｒ）の入力側１端
   との間に前記入力端子（ＩＮ）の正側を正として接続さ
   れる逆流阻止用ダイオード（Ｄ＿３）と、該逆流阻止用
   ダイオード（Ｄ＿３）の負側と前記ＰＷＭ用ＦＥＴ（Ｑ
   ＿１）の電圧制御端子（Ｇ＿１）との間に接続されるキ
   ャパシタ（Ｃ＿３）とよりなり、前記ＰＷＭ用ＦＥＴ（
   Ｑ＿１）がオフしている期間、前記ＰＷＭ用ＦＥＴ短絡
   手段（ＤＣ）の動作を維持するＰＷＭ用ＦＥＴ短絡手段
   動作維持手段（ＨＣ）とを有することを特徴とする請求
   項１記載のＤＣ−ＤＣコンバータ。