JPH03125400A - メモリのチェッカボード自己試験装置および方法 - Google Patents

メモリのチェッカボード自己試験装置および方法

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JPH03125400A
JPH03125400A JP2217255A JP21725590A JPH03125400A JP H03125400 A JPH03125400 A JP H03125400A JP 2217255 A JP2217255 A JP 2217255A JP 21725590 A JP21725590 A JP 21725590A JP H03125400 A JPH03125400 A JP H03125400A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、高能率チェッカボード・メモリ自己試験のた
めの装置と方法に関し、より詳しくは、メモリ回路のチ
ェッカボード・メモリ自己試験を実施するためのオンチ
ップ・システムと方法である。
Ｂ、従来の技術 集積回路を試験するためには、多くの方法が提唱されて
きた。典型的にはブラック・ボックス技術を用いる。こ
の技術では、回路に決定論的刺激を与え、これによって
回路からの応答を生成し、これを既知の期待出力と比較
する。この比較に基づいて、回路は単に良いか悪いかに
判定される。
集積回路の試験によるこれまでの問題点は、大量の試験
データと長い試験時間である。
自己試験は、試験しようとする回路を含む構成要素の上
にある試験回路の存在に関連する。この構成要素は、カ
ードでも、ウェファでも、集積回路でもよい。したがっ
て、自己試験は、試験しようとする回路に統合された試
験回路（すなわち、オンチップ）か、または外部の構成
要素（すなわち、オフチップ）に置かれた試験回路によ
って達成される。オンチップ試験かオフチップ試験かの
選択には、２つの競合要素の均等化が必要である。
オフチップ試験は、試験回路が各集積回路チップの生成
によって再生される必要がないので、有利である。オン
チップ試験は、試験されている回路に接近しており、こ
のため試験をオフチップ試験のためより極めて速い速度
で可能にし、オフチップ試験のための外部動力供給より
少なくてすむので、有利であると考えられる。最近は、
オンチップ試験の方に傾いているが、これは、利用可能
な集積回路密度が高くなり、チップ上の領域面積に対す
る重要性が減り、試験速度に対する重要性が増えたから
である。
オンチップ回路試験は、論理回路試験領域とメモリ回路
試験領域に分けることができる。オンチップ試験の画形
式について、論理０状態及び論理１状態の両方ですべて
の記憶点を試験できることが望ましい。最近のオンチッ
プ回路密度の向上によって、集積回路チップは論理回路
とメモリ回路の両方を含むようになりつつある。したが
って、同じチップ上の論理回路とメモリ回路の両方を試
験できる必要性がますます増えている。しかし、はとん
どの既知の回路試験技術は、論理回路の試験にのみ向い
ている。
論理回路の試験によって生じる問題は、論理回路記憶素
子（ラッチ）のアクセス可能性と観察可能性である。こ
れらの記憶素子は、典型的には、データを特定の論理回
路記憶素子に、他の記憶素子とは独立に入力できないよ
うな方法で、からみ合わされる。独立論理回路記憶素子
の制御は論理回路の試験に必要であるから、既知の刺激
を論理回路に与えることができ、その結果を観察する。
この問題は、レベル感知可能走査設計（ＬＳＳＤ）技術
によって解決されている。ＬＳＳＤ技術は、たとえば米
国特許第３７８１６９５号または同第３７８３２５４号
に記載されるように、広く知られている。
ＬＳＳＤ試験は、シフト・レジスタ機能を論理システム
・ラッチの各々に分与し、そしてこのシフト・レジスタ
・ラッチ（ＳＲＬ）を入出力モード中にアクセス可能に
して、実行される。ＬＳＳＤ試験には、２つの個別のモ
ードでの論理回路の動作が必要である。第１のモードで
は、既知の試験データが適切なＳＲＬ位置に順次に入力
され、シフトされる。既知の状態に初期設定されたＳＲ
Ｌによって、第２モードでの論理回路の動作が始まる。
したがって、既知のデータは論理回路を介して伝播され
、システムに対する刺激として作用し、結果はＳＲＬの
中に捕獲される。最初の動作モードに戻り、ＳＲＬの状
況を出力することができ、回路が正しく動作した場合に
、存在することになる既知データと比較することができ
る。
ＬＳＳＤ論理回路試験は、これが順次論理を組合せ論理
として試験されるようにするので、便利である。しかし
最近は、このような「判断」回路試験はかなり高価にな
った。回路密度は、各論理記憶素子における入出力（す
なわち、アクセス可能性及び観察可能性）を準備するこ
とはもはや実行不可能なほど、急速に高くなった。やは
りこの問題によって、この技法はメモリ試験のためには
実用的でなくなる。したがって、もっと効果的な技法が
回路の試験に必要である。
回路試験用の他の知られた技法はサイン解析である。既
知の試験データ・パターンを再使用して、論理回路また
はメモリ回路を刺激する。。次に、刺激された回路から
出力されたデータは論理回路の中に送られ、論理回路は
データをデータ・サインに圧縮する。それから、データ
・サインを、論理回路またはメモリ回路が適切に機能し
た場合の結果となるデータ・サインと比較する。このよ
うなサイン解析の例としては、米国特許第４５９’７０
８０号または同第４６０１０３４号に見られる。
サイン解析が簡単な判断試験より優れている点は、出力
されたテスト・データの圧縮である。各出力応答につい
ての試験データの記憶はもはや必要とせず、これによっ
てテスタの複雑性と試験データ量を減少させる。この機
能特徴は回路故障の正確な位置を容易に判定する能力を
もたらすが、このようなものは不適切である。それは、
集積回路のチップの高い回路密度と低いコストが検出さ
れた故障の修理を非実用的にしたためである。その代わ
り、故障したチップは取り除かれて別のものと交換され
る。
前記の利点にもかかわらず、サイン解析は、今日達成で
きる回路密度を試験するためには、十分に効率的な技法
ではない。密度の高い論理回路及びメモリ回路を初期設
定するには、多量の回路がなお必要である。論理回路を
試験するための最近の技法は、米国特許第４５１３４１
８号または同第４５１９０７８号に開示されている。こ
れらの技法バランダム・パターン・ジェネレータを使用
し、データ・パターンを試験ＬＳＳＤ論理回路に適用す
るための既知のシート・データを備えた線形フィードバ
ック・シフト・レジスタを含む。本明細書では、ランダ
ム・パターン・ジェネレータ・サイクルは、シーディン
グで始まり、そしてシート・データがシフト・レジスタ
内に再現する期間として定義される。初期設定を要する
メモリ・アドレスの効果的な生成は、これまでこれらの
技法によっては解決されなかった特定の問題である。
メモリ・アドレス指定に必要なアドレス線と同じ段階数
を単に有するランダム・パターン・ジェネレータは、全
メモリ・アドレスにわたって循環しない。たとえば、フ
ィードバック・ループにおける排他的ＯＲゲートは、論
理１を必ず受は取り、したがってこれをシフト・レジス
タの第１段階に戻し、これによって全ゼロから成るメモ
リ・アドレスの生成を防ぐ。これは、シフト・レジスタ
における全ゼロの存在は、排他的ＯＲゲート・フィード
バック・ループが追加ゼロ以外は何も生成しないので、
ランダム・パターン・ジェネレータが全ゼロ状態を繰り
返す原因となる、という観点から、良いことである。し
かし、全ゼロ・アドレスは試験を完了するためになお生
成されなければならない。したがって、全ゼロからなる
メモリ・アドレスを生成するための簡単なシステムと方
法が必要である。
線形フィードバック・シフト・レジスタは全ゼロ状態を
含むパターンを生成することができない、ということを
認識した。ある出版物は、追加仕様なしのシフト・レジ
スタの変更を単に推奨している。これは、Ｅ、Ｊ、マツ
クルスキー（ＭｃＣｌｕｓｋｅｙ）の「組込み自己試験
技法（Ｂｕｉｌｔ−Ｉｎ　５ｅｌｆ−ＴｅｓｔＴｅｃｈ
ｎｉｑｕｅｓ）　Ｊ　　（Ｉ　Ｅ　Ｅ　Ｅ設計と試験、
１９８５年４月号ｐｐ、２１〜２８）である。他の出版
物は、全ゼロ状態を生成するためのシフト・レジスタの
既存段階またはフィードバック・ループの変更を示唆し
ている。これは、Ｌ、ワン（Ｗａｎｇ）及びＥ、Ｊ、マ
ツクルスキー（ＭｃＣｌｕｓｋｅｙ）の「自己試験回路
のためのフィードバック・シフト・レジスタ（Ｆｅｅｄ
ｂａｃｋ　５ｈｉｆｔ　Ｒｅｇｉｓｔｅｒｓ　Ｆｏｒ　
Ｓｅｌｆ−Ｔｅｓｔｉｎｇ　Ｃ１ｒｃｕｉｔｓ）　Ｊ　
　（Ｖ　Ｌ　Ｓ　Ｉシステム設計、１９８６年１２月号
ｐｐ、５０〜５８）、及びＥ。
Ｊ、マツクルスキー（ＭｃＣｌｕｓｋｅｙ　）及びＳ、
ボゾルギーネスバット（Ｂｏｚｏｒｇｕ　１−Ｈｅｓｂ
ａｔ）の「自己試験のための設計（Ｄｅｓｉｇｎ　ｆｏ
ｒ　Ａｕｔｏｎｏｍｏｕｓザクジョン、第Ｃ３０巻、第
１１号、１９８１年１１月、ｐｐ、８Ｅ３６〜８７５）
である。しかし、提唱された変更は、シフト・レジスタ
を非線形にし、すなわちフィードバック・ループを簡単
な排他的ＯＲゲートよりも複雑にする。したがって、こ
れらの出版物は前記の問題を解決しない。
論理試験のみについては、１段階を線形フィードバック
・シフト・レジスタの加えることが、全ゼロ出力ウィン
ドウのために許されるように提案された。これは、Ｐ、
Ｈ，パープル（Ｂａｒｄｅｌｌ）及びＰ、Ｈ，マツカニ
−（ＭｃＡｎｎｅｙ）の「組込み試験のための擬似無作
為アレイ（Ｐｓｅｕｄｏｒａｎｄｏｍ第７号、１９８６
年７月１）１）、６５３〜６５８）である。出力ウィン
ドウはデータのアレイで、この列は、データ・パターン
中の色々な時間におけるシフト・レジスタのいくつかの
段階に存在するデータから形成される。しかし、アレイ
は、シフト・レジスタの既存段階のわずかな部分のみを
使用して、非能率的に生成される。この理由は、提案が
全アレイにおける全ゼロ状態の生成を指向し、シフト・
レジスタにおける全ゼロ状態の生成を指向していないこ
とである。シフト・レジスタにおける段階の数は、アド
レス指定のために必要な行の数に対応せず、シフト・レ
ジスタからのデータをアレイに入力するために、複雑な
論理回路によってのみ減らされる。さらに、論理回路の
複雑性によって、特定のメモリ・サイズに適合すること
が困難になる。
メモリのオンチップ自己試験のための全メモリ・アドレ
スの簡単な生成は、同時係属出願米国特許第１８７７０
８号のハック（Ｈａｃｋ）のメモリ自己試験に記載され
ている。無作為パターン・ジェネレータの構成は、メモ
リのアドレス指定に必要なアドレス線より少なくとも１
段階多く含む線形フィードバック・シフト・レジスタを
有する。追加の無作為パターン・ジェネレータ段階から
のデータは、メモリのアドレス指定に関するかぎり使用
されない。無作為パターン・ジェネレータも設計は原始
多項式に基づく。このような無作為パターン・ジェネレ
ータは、試験データ・パターンのすべての可能な組合せ
を網羅する循環が、全ゼロのアドレスを含み、メモリ回
路中の各メモリ・アドレスについて説明することを確証
する。全ゼロ・アドレスは、シフト・レジスタの追加段
階の少なくとも１つにおける論理１のためを除いて、無
作為パターン・ジェネレータが全ゼロを生成するときの
ために説明される。メモリ・アドレスの徹底的な適用範
囲は、非線形構成すなわち可逆デブルエイン（ｄｅＢｒ
ｕｉｊｎ）・カウンタを使用して完成することもできる
。
各可能メモリ・アドレスの生成によって、各メモリ位置
が両メモリ状態を達成できるか否かを判定することがで
きるようになる。これは「機能」試験として知られてい
る。機能試験にもかかわらず、物理的に隣接するメモリ
・セルの間に対話がないことを確証する必要が、なお存
在する。たとえば、特定のメモリ状態を達成するための
特定メモリ・セルの能力は、その隣接メモリ・セルの１
つまたは複数のメモリ状態に依存する可能性がある。
隣接するメモリ・セルの間に対話がないことを確証する
ために、チェッカボード・メモリ試験を使用することは
知られている。このようなチェッカボード・メモリ試験
の例は、米国特許第４５０２１３１号、同第４６５４８
４９号、ＩＢＭテクニカル・ディスクロージャ・プルテ
ン、第２６巻、第３Ａ号、１９８３年８月、ｐｐ、１０
７８〜１０７９、及びＩＢＭテクニカル・ディスクロー
ジャ・プルテン、第２１巻、第１２号、１９７９年５月
、ｐｐ、４９１１〜４９１３に開示されている。典型的
には、交替するゼロと１のパターンがメモリ・アレイに
書き込まれ、そして読み出され、これに次いで、相補パ
ターンの書込みとその読取りが続く。チェッカボード・
メモリ試験は、制御装置とアドレス回路が正しく動作し
ていることを確証する機能メモリ試験と共に達成される
ので、両試験が同じ回路のいくらか、またはすべてを利
用できることが望ましい。共通回路の使用は、試験の効
率を向上し、再試験用の回路に必要な物理的空間を最小
にする。
Ｃ１発明が解決しようとする課題 前記の観点から、本発明の主要目的は、チェッカボード
・メモリ自己試験のための装置と方法を改善することで
ある。
本発明の他の目的は、オンチップ・チェッカボード・メ
モリ自己試験のための装置と方法である。
本発明のさらに他の目的は、オンチップ機能メモリ自己
試験及びオンチップ機能論理自己試験に必要な回路と共
通の回路を使用する、オンチップ・チェッカボード・メ
モリ自己試験のための装置と方法である。
本発明のさらに他の目的は、メモリ自己試験のためのチ
ェッカボード・パターンを効率的に生成するための装置
と方法である。
００課題を解決するための手段 本発明の前記の目的は、線形フィードバック・シフト・
レジスタと複数入力サイン・レジスタ（Ｍ　Ｉ　Ｓ　Ｒ
）を含む、無作為パターン・ジェネレータ（ＲＰＣ）構
成を使用して、達成される。無作為パターン・ジェネレ
ータは、チェッカボード・パターンの生成の際に、メモ
リ・アドレスを介してステップするために使用される。
無作為パターン・ジェネレータとメモリ・アレイを接続
する２つの最下位アドレス線も、共に排他的ＯＲゲート
を介して接続される。これらのアドレス線は、無作為パ
ターン・ジェネレータの中で生成しようとする現在と次
のメモリ・アドレスのパリティを示すので、排他的ＯＲ
ゲートの出力は、生成しようとする次のメモリ・アドレ
スが現在メモリ・アドレスと比較して同じ状態か異なる
状態かを示す。
したがって、排他的ＯＲゲートの出力はメモリ・アレイ
のデータ人力シフト・レジスタに接続されることができ
、これによって、メモリ・アレイへのチェッカボード・
データ・パターンの条件付きシフトを可能にする。１つ
の論理状態は、排他的ＯＲゲートの出力が論理１のとき
に、現在メモリ・アドレスに入力され、そして他の論理
状態は、排他的ＯＲゲートの出力が論理Ｏのときに、現
在メモリ・アドレスに入力される。
実行の場合には、無作為パターン・ジェネレータ及び複
数人カサイン・レジスタがまず使用されて、メモリと論
理の両方を機能的に試験する。このような機能試験の後
に、チェッカボード・パターンがＲＰＣサイクル中にメ
モリ・アレイに書き込まれ、そして次の同サイクル中に
、複数人カサイン・レジスタにメモリから読み出される
。続く２つのＲＰＣサイクルでは、補数のチェッカボー
ド・パターンがメモリに書き込まれ、そして複数入力サ
イン・レジスタに読み出される。補数データの生成は、
排他的ＯＲゲート及びメモリ・アレイへの入力シフト・
レジスタとの間に接続された回路によって完成される。
ＲＰＣサイクルの各々またはすべてが終了すると、ＭＩ
ＳＲが生成したサインは良好なメモリ・アレイについて
知られたサインと比較される。
Ｅ、実施例 第１図で、メモリのチェッカボード自己試験を含み、メ
モリ回路１０と論理回路９０の自己試験システムを説明
する。メモリ回路１０は、データ語のアレイを含み、各
データ語はｒｎＪ個のビットを有する。データは、入力
線ＩＩ、Ｉ２、Ｉ。・・・工。を介してメモリ１０に書
き込まれ、それから出力線０１．０２．０３・・・Ｏｎ
を介してメモＩＪ　１０から読み取られる。読取り／書
込み動作中のメモリ・７Ｆレス指定は、「ｍ」個のアド
レス線ＡＩ、Ａ２、Ａ３・・・Ａ、を介して達成される
。したがって、メモリ１０は２′″個までの線と（２′
″Ｘｎ）個までのメモリ・セルを含むことができる。こ
のため、試験回路はどんな寸法のメモリにも適合でき、
ｍ及びｎの確かな値はここに述べる場合にのみ有効であ
る。
メモリ１０のアドレス・データは、ＲＰＧ２０によって
生成される。シート・データを、入力ノード２２を介し
てＲＰＣ２０のシフト・レジスタ２１に入力することが
できる。シフト・レジスタ２１の色々な段階を出るデー
タは、排他的ＯＲゲート２３に入力され、その出力は入
力デー、夕としてマルチプレクサ２４を介してシフト・
レジスタ２１に戻される。それからＲＰＣ２０は、１組
の擬似無作為データ・パターンを通じて循環することが
できる。擬似無作為は、データ・パターンがシート・デ
ータ及びＲＰＧのフィードバック経路の構成の選定に限
ってのみ無作為である。同じシート・データが常に使用
されるという条件では、試験パターンは繰返し可能であ
る。
ＲＰＣ２０の設計は「原始多項式」に基づく。
フィードバック生成に使用されて次の状態を形成するシ
フト・レジスタ２１の段階は、１つの多項式によって説
明できる。２個の段階を有するシフト・レジスタについ
ては、フィードバックは２次長項式で説明される。多項
式の剰余はＲＰＧのフィードバック・ループを説明する
。シフト・レジスタの最終段階からのフィードバックは
「１」（ＸＯ）であり、シフト・レジスタの最終段階の
次からのフィードバックはｒｘＪ　　（ｘ’）であり、
以下同様である。たとえば、４段シフト・レジスタは最
後の２段階からのフィードバックを有し、多項式ｒＸ４
＋Ｘ＋ＩＪで説明される。２次特性多項式が既約であり
（すなわち約せない）、そして ｙ＝２Ｌ−１では　　ｘ’−１＝Ｏｍｏｄｐ　　（ｘ） ｙ＜２″−１では　　Ｉ）　（ｘ）　＝Ｏｍｏｄｐ　（
ｘ）以外の任意の値 である場合、り（Ｘ）は原始多項式である。少なくとも
１つの２次の原始多項式が２の可能な値の各々について
存在する。原始多項式の例は色々な参考文献に表の形で
見ることができる。Ｗ、Ｗ。
ピーターソン（Ｐｅｔｅｒｓｏｎ）及びＥ、Ｊ、ウェル
トン（Ｗｅｌｄｏｎ）の「誤差修正規約第２版（Ｅｒｒ
ｏｒＣｏｒｒｅｃｔｉｎｇ　Ｃｏｄｅｓ、　２ｎｄ　Ｅ
ｄ、）　　　１９７２年」を参照のこと。見本の原始多
項式は、Ｘ４＋Ｘ３＋１、Ｘ５＋Ｘ２＋１、Ｘ１８＋Ｘ
７＋１、ｘ　２１　＋　Ｘ　２　＋　１、及びｘ”＋ｘ
３＋１である。だから、ＲＰＣ２０の実際の構成はシフ
ト・レジスタ２１のサイズによって変わる。
原始多項式に基づき、２段階を有する無作為パターン・
ジェネレータは、すべての可能なデータ状態を通じて循
環できる場合には、（２′″−１）状態を生成する。す
べてのデータ状態が、全ゼロ状態のためを除いて生成さ
れる。シフト・レジスタ内のデータ「１」からのフィー
ドバックは必ず他のデータ「１」を再生するので、全ゼ
ロ状態を生成することはできない。したがって、（２”
−１）状態のみが実際に生成可能である。シフト・レジ
スタ２１は、アドレス線の数ｍの他に少なくとも１つの
段階を含む（すなわち、少なくとも（ｍ＋１）段階のす
べて、または、ｚ　＞ｍ）。この特徴のために、メモリ
１０の全ゼロ・アドレスは生成可能である。前述のよう
に、シフト・レジスタ２１の段階のすべてが同時にゼロ
状態にあることはできないが、アドレス線に接続された
段階は、すべてを循環する間に、ある点でゼロ状態にあ
り、一方では残りの段階（アドレス線に接続されていな
いもの）の少なくとも１つが「１」状態にある。
シフト・レジスタ２１の最終段階を出るデータは、また
ＡＮＤゲート６１と交換可能インバータ３１を介してシ
フト・レジスタ３ｏへ向かう。シフト・レジスタ３０は
、ｎ個の線に接続されたｎ個の段階を有し、メモリ１０
へのｎビットからなる語の入力ができるようにする。シ
フト・レジスタ３０の最終段階を出るデータは、シフト
・レジスタ９１を通る。シフト・レジスタ９１から、デ
ータは論理回路９０を介してシフト・レジスタ９２へ伝
播する。シフト・レジスタ９１．９２は、本明細書に引
用する米国特許第３７８１８９５号及び同第３７８３２
５４号の明細書に示すような、ＬＳＳＤ基準に従って設
計されている。
シフト・レジスタ９２及びメモリ１０からのデータはＭ
Ｉ　５Ｒ４０へ行く。シフト・レジスタ４１は、少なく
ともｎ個の線に接続された（ｎ＋１）個の段階を有し、
メモリ１０からＭＩＳＲ４０へのｎビットからなる語の
出力、及びシフト・レジスタ９２からの出力ができるよ
うにする。ＭＩＳＲ４０のシフト・レジスタ４１の各段
階を出るデータは、排他的ＯＲゲート４２に入力され、
この出力は、入力データとして出力ノード４４を介して
シフト・レジスタ４１へ戻る。データは、出力ノード４
３を介してシフト・レジスタ４１から出力されることも
できる。ＲＰＣ２０１人カシフト・レジスタ３０、及び
ＭＩＳＲ４０は、シフト・レジスタ２１の前記の数の段
階についてを除き、初期設定ができるようにＬＳＳＤ基
準に従って設計されている。シフト・レジスタ２１．３
０、及び４１は、本明細書では、アドレス線、入力線、
及び出力線にそれぞれ接続されたボックスで示されてい
る。
クロック５０〜５３は全システムの動作を制御する。シ
ステムフクロツク５０．５１はメモリ１０と論理９０を
それぞれ含む動作を制御する。これらのクロックと読取
り／書込み選択スイッチ５４は、゛データがメモリ回路
１０に書き込まれたかまたはそれから読み取られたか否
か、そして結果は論理回路９０から捕獲されたか否か、
を判定する。シフト・クロック５２．５３は、シフト・
レジスタ２１．３０．４１．９１．９２を介してデータ
のシフトを制御し、ＲＰＧ２０とＭＩＳＲ４０を試験モ
ードで操作する。走査か試験のモード・セレクト５５は
、データをシフト・レジスタに走査するか、試験論理９
０またはメモリ１０を試験するために試験モードで操作
するための、システムを構成する。モード・セレクト５
６は、機能メモリ試験またはチェッカボード・メモリ試
験のためのシステムを構成する。図示するように、第１
図の全システムは、マイクロチップの作業に統合されて
、オンチップ自己試験を可能にすることもできる。
チェッカボード・メモリ・パターンを生成するための回
路は、ＲＰＣ２０とシフト・レジスタ３０との間に接続
されている。このような回路は排他的ＯＲゲート６３を
含み、その入力部はシフト・レジスタ２１の２つの最下
位アドレス線に接続されている。最下位アドレス線Ａ、
の状態は、現在アドレス指定中のメモリ・セルのアドレ
スが偶数であるか奇数であるかを示す。このようなメモ
リ・セルのアドレスを、以後「現アドレス」と呼ぶ。
次の最下位アドレス線Ａ　ｓ　−１に接続された排他的
ＯＲゲート６３への入力線は、現アドレスのアドレス指
定後に直ちにアドレス指定しようとするメモリ・セルの
アドレスが、偶数であるか奇数であるかを示す。このよ
うなアドレスを、以後「次アドレス」と呼ぶ。現アドレ
スと次アドレスは、メモリ・アレイ１０の中で互いに物
理的に関連するか、何らかの指定された近似にある必要
はない。
現アドレスと次アドレスのメモリ・アレイ１０の中にお
ける正確な位置は、ＲＰＧ２０とシート・データによっ
て決定される。
排他的ＯＲゲート６３の出力部は、現アドレスと次アド
レスのバイナリ状態の偶数型と奇数型の比較を表わす。
このような比較を、以後「パリティ」と呼ぶ。このよう
な状態が同じときにはいつでも、排他的ＯＲゲート６３
の出力部はゼロになる。このような状態が同じときには
いつでも、排他的ＯＲゲート６３の出力部はゼロになる
。このような状態が異なる性質であるときにはいつでも
、排他的ＯＲゲート６３の出力部は１になる。
このような出力部は入力部としてＡＮＤゲート６７に接
続され、それからＯＲゲート６６、ＡＮＤゲト６４、及
びシフト・レジスタ３０に接続される。シフト・レジス
タ３０の第１段階は、標準フリップ・フロップであり、
これは、ＡＮＤゲート６４によって許される場合、シフ
ト・クロック５２の各サイクルと共に状態を交互に変え
る。
ＡＮＤゲート６７は、排他的ＯＲゲート６３からの出力
部の他に入力線を含む。この追加入力線は、読取り／書
込み選択スイッチ５４によって制御されるインバータ６
８の出力部であり、これによって、メモリ・アレイ１０
が書き込まれている間のみ、信号はＡＮＤゲート６７を
通過することができる。ＡＮＤゲート６７の出力はＯＲ
ゲート６６へ入力される。ＯＲゲート６６の他の入力部
はＡＮＤゲート６５とモード・セレクト５６の出力部で
ある。ＡＮＤゲート６５の入力部は、読取り／書込み選
択スイッチ５４及びシフト・レジスタ２１の各種段階を
含む。読取り／書込み選択スイッチ５４への接続は、シ
ステムが現在メモリ回路１０からデータを読み取ってい
るか、またはメモリ回路１０にデータを書き込んでいる
か、によってＡＮＤゲート６５の行列式の出力を作る。
シフト・レジスタ２１への接続はメモリ・アドレス・ゼ
ロのためである。この接続は、バイナリ・アドレス・ゼ
ロが現アドレスであるときに、特定の論理状態を出力で
きるのみである。ゼロ・アドレスは読込みサイクル中に
ただ１回現われ、次の書込みサイクル用の準備で、シフ
ト・レジスタ３０中のデータを補足する。便宜上、この
接続を第１図には示さなかったが、当業者には周知であ
ると思われる。
迩ｌし１汰 第１図には、自己試験メモリ回路１０及び論理回路９０
の方法を、メモリのチェッカボード自己試験を含めて説
明する。操作のシステム・モード（すなわち試験ではな
い）では、システムはシステム・クロック５０．５１に
のみ応答する。システムを試験するには、シート・デー
タをＲＰＣ２０、シフト・レジスタ３０．９１．９２及
びＭＩＳＲ４０に入力しなければならない。シーディン
グは、モード・セレクト５５を走査モードに設定し、シ
ステム制御装置をシフト・クロック５２．５３に切り替
えて、入力ノード２２を活動化して、データをシステム
を通じて走査可能にすることにより、達成される。こう
して、試験の開始時に、既知のデータはＲＰＣ２０，シ
フト・レジスタ３０．９１．９２、及びＭＩＳＲ４０内
に存在する。
いったんシーディングが完成すると、試験モードが始ま
り、両システム・クロック５０．５１、シフト・クロッ
ク５２．５３、及びモード・セレクト５５を使用して、
システムの操作を制御する。
読取り／書込み選択スイッチ５４を使用して、データが
メモリ１０に書き込まれているか、またはそこから読み
取られているかを判定する。試験モードはＲＰＧ２０の
少なくとも４サイクルを含む。
ＲＰＣサイクルは、２進データのすべての可能な組合せ
がシフト・レジスタ２１の段階を通過してしまうまで、
シフト・レジスタ２１、排他的ＯＲゲート２３を通じて
データをシフトし、シフト・レジスタ２１に返すことか
ら成る。マルチプレクサ２４は、ノード２２を制御し、
シーディング（走査モード）またはデータ・フィードバ
ック（試験モード）ができるようにする。シフト・レジ
スタ２１は（ｍ＋１）個の段階を有するので、シフト・
レジスタ２１を通過しなければならない可能なデータの
組合せの数は、２（＋ｎ＋Ｉ）　　ｌである。
メモリ回路１０を機能的に試験するために、メモリ・ア
レイ中の各メモリ・セルを初期設定しなければならない
。これはＲＰＣ２０とシフト・レジスタ３０を使用して
達成される。シフト・レジスタ３０内に存在するデータ
は、シフト・レジスタ２１の適切な段階に存在するデー
タによって同時に代表されるメモリ・アドレスにおいて
、メモリ１０に入力される。したがって、第１ＲＰＧサ
イクル中に、すべてのメモリ・セルが少なくとも１回書
き込まれる。ＲＰＣ２０は、メモリ・アドレス線と比較
して少なくとも１つ余分の追加段階を有するので、ＲＰ
Ｇ２０は全ゼロからなるアドレスを試験する。追加段階
によってＲＰＧ２０がいくつかのメモリ・アドレスを通
じて２回以上循環するが、この効率の損失は、確定的試
験を採用するときにアドレス指定に必要な繰上げビット
論理を避けることによって達成される利得（インチツブ
空間、試験データ量、及び動作速度）と比べて、比較的
小さい。第１ＲＰＣサイクル中に、データもシフト・レ
ジスタ３０．９１．９２を通過して、ＭＩ　５Ｒ４０に
入る。システム・クロック５１は非活動化されて、メモ
リ試験中はデータがシフト・レジスタ９２に入力されな
いことを保証する。メモリ１０の出力部は、すべての非
読込み動作中は、常に既知の再現可能な状態、すなわち
全ゼロでなければならない。
初期設定が完了すると、メモリ回路１０内に記憶された
既知のデータは、ＭＩＳＲ４０に出力される。データ出
力は、データがメモリ１０にではなく、メモリ１０から
読み取られていることを除ケバ、第１ＲＰＣサイクルと
同様に、第２ＲＰＣサイクル中に達成される。データは
ＭＩＳＲ４０を介して再循環するので、排他的ＯＲゲー
ト４２を通過する度に変更される。データはシフト・レ
ジスタ９２からＭＩＳＲ４０にも達するが、これも、Ｍ
Ｉ　５Ｒ４０の周りを再循環する既知のデータである。
したがって、ＲＰＧ２０がすべてのメモリ・アドレスを
通じて循環を達成すると、予言できるデータ・セットが
シフト・レジスタ４１内に残ることになる。
最初の２つのＲＰＣサイクルは、メモリ１０の各個別メ
モリ・セルについて、２つのデータ状態の１つを説明す
る。各メモリ・アドレスで可能な両データ状態について
試験するために、第１ＲＰＧサイクル中にメモリ１０内
に初期設定されたデータの補数であるデータを用いて、
前記の試験を繰り返さなければならない。したがって、
試験は同じ試験データ・パターンを用いて繰り返される
が、ゼロ状態にあらかじめ初期設定された特定のメモリ
・セルを、１つの状態によって書き込まなければならず
、また逆の状態によって書き込まなければならない。相
補書込みは、交換可能なインバータ３１が第２ＲＰＣサ
イクル中に活動化されて、補数データが第３ＲＰＧサイ
クルの開始時に使用可能であることを保証することを除
き、第１ＲＰＣサイクルと同じ第３ＲＰＣサイクル中に
達成される。したがって、第３ＲＰＣサイクル中にＲＰ
Ｇ２０からシフト・レジスタ３０に出力されたデータは
、第１ＲＰＣサイクル中にそのように転送されたデータ
の補数である。
メモリ１０中の既知のデータをＭＩＳＲ４０に再び出力
するには、第４ＲＰＣサイクルが必要である。このＲＰ
Ｃサイクルは、シフトされたデータが違うことを除き、
第２ＲＰＣサイクルと同じである。シート・データが使
用されるかぎり、システムの状況は常に判定可能である
から、シフト・レジスタ４１内のデータはなお予測可能
である。
論理回路９０を、メモリ回路１０の後に機能試験するこ
とができる。システム・クロック５１によって、データ
をＲＰＧ２０からシフト・レジスタ３０を通じて、シフ
ト・レジスタ９１に出力することができ、これによって
論理回路９０を通じて伝播させ、シフト・レジスタ９２
で捕獲できるようになる。次に、論理回路９０からシフ
ト・レジスタ９２に出力されたデータは、ＭＩＳＲ４０
に入力される。論理試験が完了すると、予測可能なデー
タ・セットがシフト・レジスタ４１の段階に存在するこ
とになる。
メモリ回路１０と論理回路９０の機能試験に続いて、メ
モリ回路１０のチェッカボード試験を行なうことができ
る。チェッカボード試験開始前に、初期設定が必要の場
合もある。シフト・レジスタがすべて既知の状態にある
場合は、シフト・レジスタ３０のみを交互の１０１０・
・・パターン（または０１０１・・・）−に設定しなけ
ればならない。これは、モード・セレクト５８が活動状
態時に、新しいデータをシフト・レジスタのすべてに、
すなわちシフト・レジスタ３０の論理リセットを通じて
走査することによって達成される。読取り／書込みセレ
クト・スイッチ５４を書込みに設定すると、排他的ＯＲ
ゲート６３からＡＮＤゲート６７、ＯＲゲート６６、及
びＡＮＤゲート６４を通じてシフト・レジスタ３０まで
１つの経路が敏感にされる。シフト・クロック５２を使
用してＡＮＤゲート６４の出力を、次にシフト・レジス
タ３０を通じてデータのシフトを選択的に制御する。シ
ステム・シフト・レジスタを通じてデータをそれぞれシ
フトすることによって、現アドレスと次アドレスのパリ
ティがＯＲゲート６３の中で比較され、クロック・パル
スのシフト・レジスタ３０へのゲーティングを制御する
ために使用される。したがって、シフト・レジスタ３０
の出力部は、もはや制作ａパターン・ジェネレータ２０
によって厳密に制御されることはないが、現アドレスと
次アドレスのパリティによっては、特定の論理状態を出
力することになる。このような制御の結果は、論理メモ
リ・アドレスが物理アドレスと等価であると想定して、
ＲＰＧ２０サイクルのコースを通じてメモリ回路１０の
中にチェッカボード・パターンを書き込むことになる。
そうでない場合は、変換テーブルを使用して、チェッカ
ボード・パターンが実際にメモリ中に生成されたことを
、確証することもできる。ＲＰＧ２０サイクルが終わる
と、読取り／書込みセレクト・スイッチ５４を使用して
、ＡＮＤゲート６７からの出力を使用禁止にする。次の
ＲＰＣサイクル中に、メモリ回路１０の内容はシフト・
レジスタ４１に読み取られ、シフト・レジスタ３０は１
回シフトされて、そのデータを補足する。この単一パル
スはＡＮＤゲート６５によって生成され、ＯＲゲート６
６とＡＮＤゲート８４を通される。次のＲＰＧ２０サイ
クルを使用して、メモリ回路１０にチェッカボード・パ
ターンを再び書き込むが、先の読取りサイクル中にシフ
ト・レジスタ３０の状態を切り替えるので、このような
チェッカボード・パターンは、先に書き込まれたチェッ
カボード・パターンの補数である。
相補チェッカボード・パターンを書き込んだ後、メモリ
回路１０は、続＜ＲＰＧ２０サイクル中に再びシフト・
レジスタ４１に読み取られる。
チェッカボード・メモリ試験が完了すると、予測可能な
データ・セットがシフト・レジスタ４１の段階に存在す
ることになる。それから、この出力サインはノード４３
を介して出力され、同じシート・データを使用するメモ
リ回路１０を適切に操作するために予測されたものと比
較される。このようなサインは、機能試験の後に読み出
されたサインの代り、またはそれに加えて読み出されて
もよい。サインを２回読み取ることによって、検出され
たエラーがメモリ・セル間の対話に関係するか否かを判
断することができる。
前記の操作法は、メモリ回路１０または論理回路９０の
機能試験、またはメモリ回路１０のチェッカボード試験
で、単一のサインを生成するとして説明されている。こ
の操作方法のいくつかの変形も実施することができる。
チェッカボード試験は機能試験の前に行なうことができ
、または論理回路９０は、期待されたデータ・サインが
同様に基礎づけられ、メモリの出力部がＭＩＳＲ４０内
のサインを壊さないように制御される限り、メモリ回路
１０の前（後ではない）に試験できる。さらに望む場合
には、データ・サインを、試験中の任意の時に既知のサ
インと比較するために、出力することができる。たとえ
ば、個別のサインの比較を、メモリ１０の機能試験のた
め（第４ＲＰＣサイクルの後）、論理９０の機能試験の
ため（それを通してのデータの走査の後）、及びメモリ
１０のチェッカボード試験のために行なうことができる
。同様に、（論理回路９０やシフト・レジスタ９Ｌ９２
などの）システムの部分、または試験を共に除去するこ
とができる。
本発明を、その好ましい実施例を引用して特定的に図示
説明したが、形式や詳細における様々な変更を本発明の
意図と範囲を逸脱することな（行なってもよいことは、
当業者には理解できよう。
たとえば第１図は、ＭＩ　５Ｒ４０における単一構成の
中に、ただ１つの排他的ＯＲゲート４２を示すが、実際
の数と構成は異なることがある。これらの機構は、出力
されたデータ・サインを判定するが、このようなデータ
・サインは、同じデータで試験された固有に動作する回
路については、常に同じでなければならない。ＲＰＣ２
０も同様に変化してよい。
【図面の簡単な説明】
第１図は、本発明の好ましい実施例の概略システム図で
ある。

Claims (10)

    【特許請求の範囲】
  1. （１）無作為（ランダム）パターン・ジェネレータ及び
    多重入力サイン・レジスタを有するメモリ回路を、チェ
    ッカボード自己試験するための方法であって、 既知のシート・データを有する無作為パターン・ジェネ
    レータを供給するステップと、 現メモリ・アドレスと無作為パターン・ジェネレータ内
    に現われるべき次メモリ・アドレスのパリテイを、無作
    為パターン・ジェネレータの２つの最下位アドレス線を
    使用して連続的に監視するステップと、 第１無作為パターン・ジェネレータ・サイクル中に、メ
    モリ回路にチェッカボード・データを書き込むステップ
    と、 第２無作為パターン・ジェネレータ・サイクル中に、メ
    モリ回路から多重入力サイン・レジスタにデータを出力
    するステップと、 第３無作為パターン・ジェネレータ・サイクル中に、第
    １無作為パターン・ジェネレータ・サイクル中に書き込
    まれたデータの補数であるチェッカボード・データをメ
    モリ回路に書き込むステップと、 第４無作為パターン・ジェネレータ・サイクル中に、メ
    モリ回路から多重入力サイン・レジスタにデータを出力
    し、これによって多重入力サイン・レジスタ中にデータ
    ・サインを生成するステップと、 多重入力サイン・レジスタ中のデータ・サインを、同じ
    シート・データを供給された適切に動作するメモリ回路
    によって生成されるデータ・サインと比較するステップ を含む前記の方法。
  2. （２）メモリ・アドレスのパリテイを連続的に監視する
    前記のステップが、最下位アドレス線のバイナリ状態を
    次の最下位アドレス線のバイナリ状態と比較することを
    含む、請求項１に記載の方法。
  3. （３）第１及び第３無作為パターン・ジェネレータ・サ
    イクル中に、チェッカボード・データをメモリ回路に書
    き込む前記のステップが、メモリ・アドレスのパリテイ
    を連続的に監視するステップ中に、特定のバイナリ状態
    であると判定された各メモリ・アドレスにおいて１つの
    バイナリ・データ状態を書き込むこと、及びメモリ・ア
    ドレスのパリテイを連続的に監視するステップ中に、他
    のバイナリ状態であると判定された各メモリ・アドレス
    において他のバイナリ・データ状態を書き込むことを含
    む、請求項１に記載の方法。
  4. （４）メモリ・アドレスのパリテイを連続的に監視する
    ステップが、最下位アドレス線のバイナリ状態を次の最
    下位アドレス線のバイナリ状態と比較することを含む、
    請求項２に記載の方法。
  5. （５）無作為パターン・ジェネレータ及び多重入力サイ
    ン・レジスタを有するメモリ回路を、自己試験するため
    の方法であって、 既知のシート・データを有する無作為パターン・ジェネ
    レータを供給するステップと、 第１無作為パターン・ジェネレータ・サイクル中に、メ
    モリ回路に無作為データを書き込むステップと、 第２無作為パターン・ジェネレータ・サイクル中に、メ
    モリ回路から多重入力サイン・レジスタにデータを出力
    するステップと、 第３無作為パターン・ジェネレータ・サイクル中に、上
    記第１無作為パターン・ジェネレータ・サイクル中に書
    き込まれたデータの補数である、無作為データをメモリ
    回路に書き込むステップと、第４無作為パターン・ジェ
    ネレータ・サイクル中に、メモリ回路から多重入力サイ
    ン・レジスタにデータを出力するステップと、 第５無作為パターン・ジェネレータ・サイクル中に、メ
    モリ回路にチェッカボード・データを書き込むステップ
    と、 第６無作為パターン・ジェネレータ・サイクル中に、メ
    モリ回路から多重入力サイン・レジスタにデータを出力
    するステップと、 第７無作為パターン・ジェネレータ・サイクル中に、第
    ５無作為パターン・ジェネレータ・サイクル中に書き込
    まれたデータの補数であるチェッカボード・データをメ
    モリ回路に書き込むステップと、 第８無作為パターン・ジェネレータ・サイクル中に、メ
    モリ回路から多重入力サイン・レジスタにデータを出力
    し、これによって多重入力サイン・レジスタ中にデータ
    ・サインを生成するステップと、 第５及び第７無作為パターン・ジェネレータ・サイクル
    中に、現メモリ・アドレスと無作為パターン・ジェネレ
    ータ内に現われるべき次メモリ・アドレスのパリテイを
    、無作為パターン・ジェネレータの２つの最下位アドレ
    ス線を使用して連続的に監視するステップと、 多重入力サイン・レジスタ中のデータ・サインを、同じ
    シート・データを供給された適切に動作するメモリ回路
    によって生成されるデータ・サインと比較するステップ
    、 を含む前記の方法。
  6. （６）アドレス線、入力線、及び出力線を有するメモリ
    ・アレイと、 メモリ・アレイの出力線に接続された多重入力サイン・
    レジスタと、 メモリ・アレイのアドレス線と入力線に接続された無作
    為パターン・ジェネレータと、 現メモリ・アドレスと無作為パターン・ジェネレータ内
    に現われるべき次メモリ・アドレスのパリテイを監視す
    るためのアドレス線と入力線に接続された手段 を含む、チェッカボード・メモリ自己試験装置。
  7. （７）前記手段が、アドレス線と入力線との間に接続さ
    れた排他的ＯＲゲート、排他的ＯＲゲートの入力部に接
    続された２つの最下位アドレス線を含む、請求項６に記
    載の装置。
  8. （８）前記手段が、排他的ＯＲゲートと入力線との間に
    直列に接続されたＡＮＤゲート、ＯＲゲート、及びＡＮ
    Ｄゲートをそれに含む、請求項７に記載の装置。
  9. （９）アドレス線、入力線、及び出力線を有するメモリ
    ・アレイと、 メモリ・アレイの出力線に接続された多重入力サイン・
    レジスタと、 原始多項式に基づき、メモリ・アレイの出力線に接続さ
    れており、アドレス線の数に加えて少なくとも１段階多
    くを有する無作為パターン・ジェネレータと、 現メモリ・アドレスと無作為パターン・ジェネレータ内
    に現われるべき次メモリ・アドレスのパリテイを監視す
    るための、アドレス線と入力線に接続された手段 を含む、機能及びチェッカボード・メモリ自己試験装置
    。
  10. （１０）無作為パターン・ジェネレータと多重入力サイ
    ン・レジスタとの間に接続された論理回路をさらに含む
    、機能論理自己試験のためでもある、請求項９に記載の
    装置。
JP2217255A 1989-10-06 1990-08-20 メモリのチェッカボ―ド自己試験装置および方法 Expired - Lifetime JP2525945B2 (ja)

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