JPH03126097A

JPH03126097A - 電子楽器

Info

Publication number: JPH03126097A
Application number: JP1264473A
Authority: JP
Inventors: Yoshio Fujita; 藤田　佳生
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1989-10-11
Filing date: 1989-10-11
Publication date: 1991-05-29
Anticipated expiration: 2011-07-03
Also published as: JP2513326B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、パラメータに対応した楽音信号を発生する
楽音処理装置に関する。

「従来の技術」シンセサイザーなどの楽音処理装置においては、発生す
る楽音のピッチ、音色などが所定のパラメータに基づい
て決定される。そして、これらのパラメータは、装置内
部に設けられたメモリや所定のレジスタに格納されるよ
うになっている。

このようなタイプの楽音処理装置としては、第６図に示
すものく特公昭６０−４２９５４号）が知られている。

図において、１は楽音の音色等を指示するパラメータを
記憶するパラメータメモリである。このパラメータメモ
リ１は、チャンネル１−１６に対応した１６の記憶エリ
アＡｔ−Ａｌ６を有している。そして、各記憶エリアＡ
１〜ＡＩ６には、Ｍ個のパラメータが記憶されている。

このパラメー夕の書込および続出を行う場合は、アドレ
スバッファ４内のアドレスデータに基づいてパラメータ
メモリｌをアクセスすることによって行う。アドレスバ
ッファ４には、アドレスデコーダバッファ２内のアドレ
スデータあるいはシステム側が出力するアドレスデータ
がセレクタ３を介して供給される。

また、パラメータを記憶する楽音制御装置の他の例とし
ては、第７図に示す回路が知られている。

図において、Ｌ、〜Ｌｎは、各々Ｎ段のデータ循環レジ
スタであり、終段の出力信号がセレクタＳＥＬ、〜５Ｅ
Ｌｎを介して初段に循環されるようになっている。デー
タ循環レジスタし１〜Ｌｎの各段は各々が第１〜第Ｎの
発音チャンネルに対応している。

上記構成において、あるチャンネルについてのパラメー
タを所望のデータ循環レジスタに書き込む場合は次のよ
うにする。まず、指定レジスタ１０に、当該チャンネル
とパラメータの種類を示す指定データを書き込み、デー
タレジスタ１１にパラメータを書き込む。そして、指定
レジスタ１０に指定データが書き込まれると、チャンネ
ルデコーダ１２からは指定チャンネルのタイミングで“
１”信号が出力される。パラメータデコーダ１３からは
、出力端の打ち指定チャンネルに対応するものから“ｌ
”信号が出力される。この結果、アンドゲートＡＮＩ〜
ＡＮｎのうち対応するものが“１”信号を出力し、これ
に対応するセレクタＳＥＬの入力端が切り換えられる。

これにより、データレジスタ１１内のパラメータが所望
のデータ循環レジスタの初段に書き込まれる。ここで、
データ循環レジスタし１〜Ｌｎはクロック信号φに同期
してシフト動作を行い、また、チャンネルデコーダ１２
もクロック信号φに同期してデコードを行う。すなわち
、チャンネルＩ２は、書込を行うチャンネルがデータ循
環レジスタし１〜Ｌｎの初段になったときに上記“１”
信号を出力し、これにより、データレジスタ１１内のパ
ラメータが所望のチャンネルに対して設定される。

「発明が解決しようとする課題」ところで、第６図に示す装置においては、チャンネル数
がＮあるとすれば、全てのチャンネルに書込を行うには
、ＮｘＭ回の書き込み操作が必要となるとともに、パラ
ータメモリｌのアドレス数がＮＸＭ必要となるので、ア
ドレス空間が大きくなってしまうという欠点があった。

一方、第７図に示す装置においては、パラメータの書込
に際しては、レジスタを２つ指定するだけでよいので、
アドレス空間は少なくて済む（２番地分のみでよい）。

しかし、全チャンネルへ同じデータを書き込もうとする
と、指定レジスタ１０への書き込みと、データレジスタ
１１へのデータ転送とを順次行って行かなければならず
、極めて手間がかかるという問題が生じた。

さらに、近年の電子楽器においては、複数の発音チャン
ネルに異なる音色を割り当て、これにより、複数音色同
時発音可能なマルチティンバー音源が採用されることが
多いが、この場合には、音色データ等のパラメータを各
発音チャンネルに対し高速で転送しなければならず、し
かも、同一のパラメータの転送を必要とする場合が多い
。したがって、各発音チャンネルに対して効率良くパラ
メータを書き込むことのできる楽音処理装置の開発が望
まれていた。

この発明は、上述した事情に鑑みてなされたもので、ア
ドレス空間が小さく、かつ、同一のパラメータの書込を
素早く行うことができる楽音処理装置を提供することを
目的とする。

「課題を解決するための手段」この発明は、上述した課題を解決するために、供給され
たパラメータに対応して複数のチャンネルから個別に楽
音信号を発生する音源部を有する楽音処理装置において
、前記パラメータを記憶するとともに、前記音源部の各
チャンネルにパラメータを供給するパラメータ記憶手段
と、転送され・たパラメータを前記パラメータ記憶手段
に対して書き込むパラメータ書込手段と、パラメータを
書き込むべきチャンネルを指定するチャンネル指定デー
タが記憶されるチャンネル指定データ記憶手段と、前記
チャンネル指定データ記憶手段内のチャンネル指定デー
タにより指定されたチャンネルに対してのみ前記パラメ
ータ書込手段の書込を許可する書込許可手段とを具備し
ている。

「作用　」チャンネル指定データ記憶手段に予めチャンネル指定デ
ータを書き込むことによりパラメータ書込を行うチャン
ネルを指定し、その後に前記パラメータ書込手段にパラ
メータを転送すると、前記パラメータ方込制御手段が許
可したチャンネルにのみパラメータが書き込まれる。

「実施例」以下、図面を参照してこの発明の実施例について説明す
る。

Ａ：実施例の構成第１図は、この発明の一実施例の構成を示すブロック図
である。図において、２０は装置各部を制御するＣＰＵ
であり、ＡＢＳＤＢは各々１６ビツトのアドレスバスお
よび８ビツトのデータバスである。アドレスデータの下
位４ビツトは、アドレスラッチ２１に供給され、アドレ
スラッチ２１の出力信号はデコーダ２２に供給される。

デコーダ２２は、４ピツトのアドレスデータをデコード
し、１６個のデコード信号ＤＥＣＯ−ＤＥＣ１６を出力
する。また、アドレスデータの上位１２ビツトは、負論
理入力のアンドゲート２３に供給され、ここで論理積が
とられる。このアンドゲート２３の出力信号はアンドゲ
ート２４に供給され、ここで、ライトパルスＷＲと論理
積が取られる。ライトパルスＷＲは、ＣＰＵ２０から出
力される信号である。アンドゲート２４の出力信号は、
アドレスラッチ２１とデータラッチ２５に書込制御信号
として供給される。これにより、アドレスデータの上位
１２ビツトが全て“０”になり、かつ、ＣＰＵ２０から
ライト信号ＷＲが出力されたときに、アドレスラッチ２
１およびデータラッチ２５が、各々アドレスデータの下
位４ビツトおよびデータバスＤＢ上の８ビツトのデータ
を取り込む。

２６はＤタイプフリップフロップであり、クロック信号
φの立上時にアンドゲート２４の出力信号を取り込む。

このＤタイプフリップフロップ２６の出力信号はデコー
ダ２２のアウトツブトイネーブル端子ＯＥに供給される
。これにより、デコーダ２２は、アドレスラッチ２１が
ラッチを行った後のクロックφの立上時において、ラッ
チされたアドレスデータのデコードを行う。なお、Ｄタ
イプフリップフロップ２６は、電源投入時等に出力され
るリセット信号ＩＲによってリセットされるようになっ
ている。

次に、２８は回路各部のタイミング信号を発生するタイ
ミングジェネレータであり、クロック信号φに基づいて
信号ＦＦＲ１φＣＨ，φＣＨＩ〜φ。□６を発生する。

ここで、第２図にこれらの信号のタイミング関係を示す
。第２図（イ）は、この実施例におけるチャンネルスロ
ットを示しており、図示のように１６のチャンネルが時
分割に配置されている。そして、信号φＣＨは、同図（
ロ）に示すように、各チャンネルの開始タイミングにお
いて立ち上がるパルス信号である。また、信号φＣＨ＋
〜φＣ１（ｌ。は、各々同図（ハ）〜（ト）に示すよう
に第１チヤンネル〜第１６チヤンネルの各スロットのと
きに“Ｉ”となるパルス信号である。信号ＦＦＲは、同
図（チ）に示すように、第１５チヤンネルのスロットの
ときに“ｌ”となるパルス信号である。

次に、３０は、発音チャンネル毎のキーオン信号（キー
がオンとなったことを示す信号）が書き込まれる１６ビ
ツトのキーオンレジスタであり、各ビットが第１〜第１
６の発音チャンネルに対応している。このキーオンレジ
スタ３０への書込は、レジスタＫＯＮＨ３４、レジスタ
ＫＯＮＬ、３５内のデータが、セレクタ３３の第１入力
端および複数ビットのアンドゲート３６を介して転送さ
れることによって行われる。レジスタＫＯＮＨ３４、Ｋ
ＯＮＨ３５は各々８ビツトのレジスタであり、キーオン
信号の上位８ビツトが前者に、下位８ビツトが後者に書
き込まれるようになっている。このレジスタＫＯＮＨ３
４およびＫＯＮＬ３５は、各々デコーダ２２か出力する
デコード信号ＤＥＣＯ。

ＤＥＣＩの立上時にデータを取り込むようになっている
。また、セレクタ３３の入力端の切換はセレフト信号発
生部３７が出力するセレクト信号５ＥＬＩによって行わ
れ、セレクト信号ＳＥＩ、Ｉが“１”となっているとき
に第１入力端が選択される。セレクト信号発生部３７は
、デコーダ２２の出力信号ＤＥＣｆが立ち上がった後に
（第４図（ロ）参照）、信号ＦＦＲが立ち上がると（同
図（ハ）参照）、次のスロットである第１６チヤンネル
のスロットにおいてセレクト信号５ＥＬＩを１”信号に
する（同図（ニ）参照）。なお、信号φＣ８（同図（イ
）参照）と信号ＤＥＣＩとは同期していない。

また、キーオンレジスタ３０の出力端は、セレクタ３３
の第Ｏ入力端に接続されるとともに、複数ビットのアン
ドゲート４０の入力端に接続されている。アンドゲート
４０は、キーオンレジスタ３３の各ビット出力と信号φ
Ｃヨ〜φ。）ＩＩｌｌとのチャンネル対応の論理積を取
る。そして、アンドゲート４０の出力信号がインバータ
３９を介してアンドゲート３６に供給されるようになっ
ている。

ここで、アンドゲート４０から出力される信号について
説明する。アンドゲート４０の一方側の入力端には、信
号φＣ１１ｌ〜φ。８１８がパラレルに供給されており
、これらの信号は第２図（ハ）〜（ト）に示すように所
定のスロットにおいて”ｌ”となる信号である。したか
って、第１チヤンネルのスロットのときは、信号φＣＨ
Ｉのみが“１”信号となり、他の信号φＣＨＩ〜φＣＨ
Ｉ６は“０”信号である。この結果、アンドゲート４０
の出力の第２〜第１６ビツトは、キーオンレジスタ３０
内の第２〜第１６チヤンネルのビット値に拘わらず“Ｏ
”となる。また、アンドゲート４０の出力の第１ビツト
は、キーオンレジスタ３０内の第１チヤンネルのビット
値に応じた値をとる。次に、第２チヤンネルのスロット
になると、アンドゲート４０の第２ビツトがキーオンレ
ジスタ３０の第２チヤンネルのビット値に応じた値をと
り、他のビットは“０”となる。このように、アンドゲ
ート４０の出力信号は、その時点のスロットに対応した
ビットのみがキーオンレジスタ３０内のデータ値を示し
、他のビットは“０”になる。

そして、アンドゲート４０の出力信号は、インバータ３
９で反転された後にアンドゲート３６の一方側の入力端
に供給され、セレクタ３３の出力信号との間で論理積が
とられる。したがって、アンドゲート３６の一方側の入
力端は、その時点のスロットに対応するビットがキーオ
ンレジスタ３０内のデータ値の反転値になり、これ以外
のビットが全て“ｌ“になる。この結果、セレクタ３３
から出力されるビットのうち、その時点のスロット以外
のビットは、そのまま、アンドゲート３６を通過してキ
ーオンレジスタ３０に読み込まれる。

一方、その時点のスロットに対応するビットについては
、キーオンレジスタ３０内のデータ値によってアンドゲ
ート３６を通過するか否かが決定される。すなわち、キ
ーオンレジスタ３０内の当該ビットの値が“１”の場合
は、これがインバータ３９によって反転されるため、セ
レクタ３３の対応するビットはアンドゲート３６を通過
しない。一方、キーオンレジスタ３０内の当該ビットの
値が“０”であれば、セレクタ３３の対応するビットの
信号は、アンドゲート３６を通過する。

したがって、セレクタ３３が第１入力端を選択して、レ
ジスタＫＯＮＨ３４、ＫＯＮＬ３５のデータが転送され
るときは、キーオンレジスタ３０に書き込まれるデータ
は以下のようになる。

まず、セレクタ３３が第１入力端を選択するのは、セレ
クト信号ＳＥＬ　１が“１”のときであり、第４図（ニ
）に示すように第１６チヤンネルのスロットのときであ
る。したがって、この時点においては、インバータ３９
の出力の第１ピツトから第１５ビツトまでは“Ｉ”とな
っている。この結果、レジスタＫＯＮＬ３５の全ビット
とレジスタＫＯＮＨ３４の第１〜第７ビツトのデータは
、アンドゲート３６をそのまま通過してキーオンレジス
タ３０の対応ビットに書き込まれる。また、インバータ
３９の第１６ビツトは、キーオンレジスタ３０に書き込
まれていたデータ（前回値）の第１６ビツトの値の反転
値となるから、“ｌ”が書き込まれていた場合はレジス
タＫＯＮＨ’３５の第８ビツトの値に拘わらずキーオン
レジスタ３０の第１６ビツトには“０”が書き込まれる
。一方、キーオンレジスタ３０の第１６ビツトの前回値
が“０“の場合は、インバータ３９の出力信号の第１６
ビツトが“ｌ”になるから、キーオンレジスタ３０の第
１６ビツトにはレジスタＫＯＮＨ３５の第８ビツトのデ
ータがそのまま書き込まれる。

このように、セレクタ３３の第１６ビツトの前回値かキ
ーオンを指示する“１′であった場合には、次のデータ
書込においては“０”に書き換えられる。

次に、セレクタ３３が第Ｏ入力端を選択しているときは
、キーオンレジスタ３０の各ビットの値は以下のように
変化する。例えば、第Ｎチャンネルに対応する第Ｎビッ
トに“１”が書き込まれいるとすれば、この“ｌ”信号
はセレクタ３３を介してアンドゲート３６の他方の入力
端の第Ｎビットに供給される。ここで、スロットが第Ｎ
チャンネルのスロットでない場合は、アンドゲート４０
の出力の第Ｎビットが“０″になり、インバータ３９の
出力の第Ｎビットが“１”になる。したがって、セレク
タ３３を介して循環された上記“１“信号はキーオンレ
ジスタ３０の第Ｎビットに再び書き込まれる。すなわち
、スロットが第Ｎチャンネル以外の場合には、キーオン
レジスタ３０の第Ｎビットは“ｌ”を維持する。一方、
スロットが第Ｎチャンネルになると、アンドゲート４０
の出力の第Ｎビットが“１”になり、インバータ３９の
第Ｎビット出力が“０”になる。したがって、セレクタ
３３を介して“１”信号が循環しても、これに拘わらず
キーオンレジスタ３０の第Ｎビットには“０”が書き込
まれる。すなわち、キーオンレジスタ３０に書き込まれ
た“ｌ”信号は、そのビットに対応したスロットになっ
たときに“０”にリセットされる。一方、キーオンレジ
スタ３０の第Ｎビットが“０”の場合は、セレクタ３３
を介してアンドゲート３６の他方側の第Ｎビットに“０
”信号が循環されるから、キーオンレジスタ３０の第Ｎ
ビットには、スロットに拘わらず“０”が書き込まれる
。すなわち、“０”が維持される。

次に、第１図に示す４１は複数ビットの入力端を有する
オアゲートであり、アンドゲート４０の各出力信号の論
理和をとる。ここで、アンドゲート４０の出力信号は、
前述したように、その時点のスロットに対応したビット
のみがキーオンレジスタ３０内の対応するビットのデー
タ値を示し、他のビットは“０”になる信号である。し
たがって、このアンドゲート４０の各出力の論理和であ
るオアゲート４１の出力信号は、キーオンレジスタ３０
が出力する１６ビツトのパラレル信号をシリアル信号に
変換したものとなる。そして、オアゲート４１の出力信
号は、アンドゲート４２の一方の入力端に供給され、ア
ンドゲート４２の出力信号は１６段の７フトレジスタ４
３の入力端に供給される。このシフトレジスタ４３は、
信号φ。Ｈに基づいてシフト動作を行い、終段からは信
号ＫＯＮ−Ｐを出力する。この信号ＫＯＮＰは、インバ
ータ４４を介してアンドゲート４２の他方の入力端に供
給されるとともに、オアゲート４７．４８の一方の入力
端に供給される。オアゲート４８の出力信号は１６段の
シフトレジスタ４５の入力端に供給される。シフトレジ
スタ４５は信号φＣＦｌに基づいてシフト動作を行い、
終段から出力される信号は、オアゲート４７の他方の入
力端に供給される。また、オアゲート４７の出力端から
は信号ＫＯＮが出力される。シフトレジスタ４５の終段
の出力信号はアンドゲート４９の一方の入力端に供給さ
れる。アンドゲート４９の他方の入力端には信号ＫＹＯ
Ｆがインバータ４６を介して供給され、アンドゲート４
９の出力信号はオアゲート４８の他方の入力端に供給さ
れている。信号ＫＹＯＦは、あるチャンネルについてキ
ーオフが指示されると、当該チャンネルのスロットにお
いて“１”になる信号であり、キーオフの指示がなけれ
ば継続して“０”になっている。そして、上記構成にお
いては、信号ＫＹＯＦ”が“０“であれば、インバータ
４６の出力信号が“ｌ”信号になるため、シフトレジス
タ４５の終段の出力信号がアンドゲート４９およびオア
ゲート４８を介してシフトレジスタ４５の入力端へフィ
ードバックされる。したがって、このような条件の下で
は、シフトレジスタ４５のあるビットが一旦“ｌ”にな
ると、以後はこのビットの“ｌ“が維持されることにな
る。

次に、第１図に示す５０はキーオフレジスタであり、１
６チヤンネル分のキーオフ信号が記憶される。このキー
オフ信号は、“ｌ“信号がキーオフを指示するようにな
っている。このキーオフレジスタ５０の周辺回路は、舶
述のキーオンレジスタ３０の周辺回路と同様になってお
り、キーオンレジスタ３０の周辺回路において３３，３
４．３５．３６．３７，３９，４０．４１の符号を付し
た部分が、キーオフレジスタ５０の周辺において５３．
５４　５５．５６，５７，５９，６０，６１の符号を付
した部分に対応している。これら対応する部分は、同様
の機能を有し、同様の動作を行う。ただし、レジスタＫ
ＯＦＰＨ５４、ＫＯＦ’ＦＬ５５は、各々デコーダ２２
のデコード信号ＤＥＣ２、ＤＥＣ３の立ち上がり時にデ
ータを取り込み、また、セレクト信号発生部５７はデコ
ード信号ＤＥＣ３と信号ＦＦＲに基づいてセレクト信号
ＳＥＬ　２を作成する。

ここで、信号ＫＯＮＰと信号ＫＯＮの出力状態の一例を
説明する。今、第１チヤンネルおよび第２チヤンネルに
ついてキーオンが指示されと、オアゲート４１の出力信
号の遅延信号である信号ＫＯＮＰは、第２図（す）に示
すように、第１チヤンネルおよび第２チヤンネルのスロ
ットにおいて”１”信号になる。しかし、次の周期にお
ける第１ヂヤンネル、第２チヤンネルのスロットにおい
ては、オアゲート４１の出力が“０”になるため、信号
ＫＯＮＰも“０″になる。一方、信号ＫＯＮはシフトレ
ジスタ４５内を“ｌ“信号が循環するため、このタイミ
ングにおいても“１”信号であり、以後の周期における
第１チヤンネル、第２チヤンネルのスロットにおいても
“Ｉ“信号である。

一方、第１チヤンネル、第２チヤンネルについてキーオ
フが指示されると、これらのチャンネルのスロットにお
いて信号ＫＹＯＦが“０”になるため、インバータ４６
の出力信号が“１”信号になり、シフトレジスタ４５の
入力端に循環しようとする当該スロットの“１”信号が
アンドゲート４９によって遮断される。この結果、次の
周期の第１、第２チヤンネルのスロットの信号ＫＯＮが
“０“になる。

次に、第１図に示すレジスタＣＨＨ７０およびＣＨＬ７
１は、パラメータを書き込むべきチャンネルを指定する
チャンネル指定信号が書き込まれる８ビツトのレジスタ
である。チャンネル指定信号が“Ｉ’の場合には、当該
チャンネルについてのパラメータの書込が指示されるよ
うになっている。レジスタＣＨＨ７０およびＣＨＬ７１
の各出力信号は、アンドゲート７２の一方側に供給され
、アンドゲート７２の他方側には信号φＣ１（Ｉ〜φｃ
、４゜８が供給されている。このアンドゲート７２の機
能は、アンドゲート４０と同様であり、レジスタＣＨＨ
７０とＣＨＬ７１のパラレル出力をチャネンルのスロッ
ト類に従ってシリアル信号ＣＨＥＱ（第５図（ハ）参照
）に変換する。

レジスタＰ　Ｉ　ＴＣＨＨ７５、ＰＩＴＣ）ｌＬ７６は
、各々発生楽音のピッチ（音高）を指示するピッチデー
タの上位８ビツトおよび下位８ビツトが書き込まれるレ
ジスタである。これらのレジスタＰＩ　ＴＣＨＨ７５、
Ｐ　Ｉ　ＴＣ）（８７６の出力信号はセレクタ７７の第
１入力端に供給される。セレクタ７７は、セレクト信号
発生回路７８の出力信号５ＥＬ３によって入力端の選択
が制御されるようになっている。この場合、セレクト信
号５ＥＬ３が“ｌ”信号のときに第１入力端が選択され
る。

また、セレクト信号発生回路７８は、信号ＣＨＥＱとデ
コーダ２２のデコード信号ＤＥＣＤに基づいてセレクト
信号５ＥＬ３を作成する。ここで、第５図（ロ）、（ハ
）、（ニ）にデコード信号ＤＥＣＤ、信号ＣＨＥＱおよ
びセレクト信号Ｓ　Ｅ　Ｌ３の関係を示す。図示のよう
に、信号ＤＥＣＤが立ち下がった後において信号ＣＨＥ
Ｑがそのままセレクト信号５ＥＬ３として出力される。

したかって、セレクト信号５ＥＬ３は、レジスタＣＨＨ
。

ＣＨＬの内容に応じた値をとる。そして、セレクト信号
Ｓ　Ｅ　Ｌ　３によって、セレクト７７の選択動作が制
御されると、チャンネル指定信号が“ｌ”のときに第１
入力端が選択され、“０”のときに第０入力端か選択さ
れろ。なお、第５図（イ）に示す信号φＣ１＋とデコー
ト信号ＤＥＣＤ　（同図（ロ））は非同期である。次に
、セレクタ７７の出力信号は１６ビツトＸ１６段のシフ
トレノスタフつの入力端に供給される。このシフトレジ
スタ７９の出力信号は、ピッチ制御信号ＰＩＴＣＨとし
て出ツノされるとともに、セレクタ７７の第０入力端に
供給される。また、シフトレジスタ７つは、信号φ。、
（に従ってシフト動作を行う。

次に、第１図に示す８０は、ボイスナンバーが書き込ま
れる８ビツトのボイスナンバーレジスタであり、デコー
ド信号ＤＥＣＥの立上時にデータを取り込むようになっ
ている。また、ボイスナンバーレジスタ８０の出力信号
は、セレクタ８１の第１入力端に供給される。セレクタ
８Ｉは、セレクト信号発生回路８２が出力するセレクト
信号５ＥＬ４が′１“のときに第１入力端、“０″のと
きに第Ｏ入力端を選択する。セレクト信号発生回路８２
は、セレクト信号発生回路７８と同様の動作を行うが、
デコード信号ＤＥＣＤに代えてデコード信号ＤＥＣＥが
用いられる。また、セレクタ８［の出力信号は８ビット
×１６段のソフトレジスタ８３の入力端に供給され、シ
フトレジスタ８３の出力信号はボイスナンバー制御信号
ＶＮＯとして出力されるとともに、セレクタ８１の入力
端に供給される。

次に、８５は楽音波形発生部であり、信号ＫＯＮＰ、Ｋ
ＯＨに基づき楽音発生タイミングおよび楽音の継続を制
御する。また、楽音波形発生部８５は、ボイスナンバー
制御信号ＶＮＯに応じた音色で、かつ、ピッチ制御信号
ＰＩＴＣＨに応じた音高の楽音信号を発生する。

ここで、第３図に上述したレジスタＬＯＮＨ３４、ＫＯ
ＮＬ３５、ＫＯＦ’Ｆ’Ｈ５４、ＫＯＦＦＬ５５、　Ｃ
Ｆ（８７０、ＣＨＬ７　１．　　Ｐ　　ＩＴＣＨＨ７５
、ＰＩＴＣＨＬ７６、ボイスナンバーレジスタ８０のメ
モリ空間上のアドレスを示す。図に示す１６進表示の最
下位桁の数値は、デコーダ２２のデコード番号に対応し
ている。このように、この実施例において、上記各レジ
スタが１６個の番地に配置されている。なお、第１図お
よび第３図に示されるレジスタの数は１６個に満たない
が、実際にはレジスタＰＩＴＣＨＨ７５、Ｐ　Ｉ　ＴＣ
ＨＬ７６あるいはボイスナンバーレジスタ８０と同様に
パラメータを記憶するレジスタが他にも設けられている
。

Ｂ・実施例のパラメータ書込動作次に、上記構成によるこの実施例のパラメータ書込動作
について説明する。

まず、パラメータを書き込もうとするチャンネルを決め
、レジスタＣＨＨ７０、ＣＨＬ７１の対応するビットに
チャンネル指定信号を書き込む。

この書込は、以下のようにして行われる。始めに、ＣＰ
Ｕ２０がレジスタＣＨＨ７０のアドレスをアドレスバス
ＡＢに出力するとともに、第９〜第１６チヤンネルに対
応するチャンネル指定信号をデータバスに出力し、さら
に、書込信号ＷＲを出力する。この結果、アドレスラッ
チ２１が上記アドレスをラッチし、データラッチ２５が
チャンネル指定信号（８ビツト）を取り込む。そして、
デコーダ２２はクロック信号φの次の立上りにおいてイ
ネーブル状態となり、アドレスラッチから出力されるア
ドレスデータをデコードする。この結果、デコード信号
ＤＥＣ４が出力され、レジスタＣＨＨ７０がデータバス
上に出力されているチャンネル指定信号を取り込む。次
に、上記と同様にしてレジスタＣＨＬ７＋に対して、第
１〜第８チヤンネルのチャンネル指定信号を書き込む。

次に、上述の場合と同様にして、ピッチデータの上位８
ビツトおよび下位８ビツトを、レジスタＰＩＴＣＨＨ７
５、ＰＩＴＣＨＬ７６に書き込む。

そして、ＣＰＵ２０は、セレクト信号発生部７８をアク
セスする。この結果、デコーダ２２がデコード信号ＤＥ
ＣＤを発生し、セレクト信号発生部７８の入力端ａに供
給する。一方、レジスタＣＨＩ］７０、ＣＨＬ７１に書
き込まれた１６ビツトのチャンネル指定信号は、アンド
ゲート７２によってシリアル信号に変換され、信号ＣＨ
ＥＱとなってセレクト信号発生部７８の入力端すに供給
されろ。この結果、第５図に示すように、信号０ＥＣＤ
の立ち下がり時から、信号ＣＩ（Ｅ　Ｑと同様のセレク
ト信号５ＥＬ３が出力される（第５図（ロ）、（ハ）、
（ニ）参照）。このセレクト信号５ＥＬ３は、セレクタ
７７のセレクト端子に供給され、チャンネル指定信号５
ＥＬ３が“１”となるタイミングにおいては、セレクタ
７７の第１入力端が選択される。この結果、レジスタＰ
ＩＴＣＨＨ７５、ＰＩＴＣＨＬ７６内のピッチデータが
セレクタ７７を介してシフトレジスタ７９に転送されろ
。

ここで、信号ＣＨＥＱは信号φＣ□〜φ。□、６に同期
している信号てあり、したがって、セレクト信号５ＥＬ
ａも信号φ。Ｈ１〜φＣＨＩＩＩに同期している。

そして、レジスタ７つは信号φＣ□に基づいてシフト動
作をしている。この結果、セレクト信号５ＥＬ３がある
チャンネルのスロットにあるときは、シフトレジスタ７
９の初段がそのチャンネルに対応することになる。これ
により、セレクト信号５ＥＬ３が“Ｉ”になっている場
合には、対応するチャンネルのピッチデータがレジスタ
ＰＩＴＣＨＨ７５，７６から転送され、新しいピッチデ
ータに書き換えられる。以上の処理によって、レジスタ
Ｐ　Ｉ　Ｔ　ＣＨＨ７５、ＰＩＴＣ）（Ｌ７６に書き込
まれたピッチデータが指定したチャンネルに対して順次
書き込まれる。このようにして書き換えられたピッチデ
ータは、シフトレジスタ７９から楽音波形発生部８５に
供給され、これにより、楽音波形発生部８５の当該チャ
ンネルは、新たなピッチデータに基づく楽音信号を発生
する。

また、任意のチャンネルのボイスナンバーを書き換える
ときも上述の場合と同様の処理となる。

すなわち、レジスタＣＨＨ７０、ＣＨＬ７１にチャンネ
ル指定信号を書き込んで、書込を行うチャンネルを指示
し、ボイスナンバーレジスタ８０にボイスナンバーデー
タを書き込む。そして、セレクト信号発生部８２をアク
セスすれば、上述の場合と同様にしてシフトレジスタ８
３内の該等するチャンネルのボイスナンバーが書き換え
られる。この書き換えられたボイスナンバーはボイスナ
ンバー制御信号Ｖｎｏとして楽音波形発生部８５に供給
されるから、楽音波形発生部８５の該当するチャンネル
は新たなボイスナンバーに基づく楽音信号を発生する。

「発明の効果」以上説明したように、この発明によれば、楽音の音色等
を決定するパラメータを書き込むためのアドレス空間が
小さく、かつ、同一のパラメータの書込を素早く行うこ
とができる利点が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図は同実施例における回路各部の動作タイミングを
示すタイミングチャート、第３図は同実施例におけるレ
ジスタのアドレスを示すマツプ、第４図は同実施例にお
けるセレクト信号発生部３７の動作を示すタイミングチ
ャート、第５図は同実施例におけるセレクト信号発生Ｗ
Ｉ７８の動作を示すタイミングチャート、第６図および
第７図は各々従来の楽音制御信号の構成例を示すブロッ
ク図である。７０・・・・・・レジスタＣＨＨ（チャンネル指定デー
タ記憶手段）、７１・・・・・レジスタＣＨＬ　（チャ
ンネル手段データ記憶手段）、７５・・・・・・レジス
タＰＩＴＣＨＨ（パラメータ書込手段）、７６・・・・
・レジスタＰ　Ｉ　ＴＣＨＬ　（パラメータ書込手段）
、７７・・・・・・セレクタ（パラメータ書込手段）、
７８・・・・・セレクト信号発生部（書込許可手段）、
７９・・・・・・シフトレジスタ（パラメータ記憶手段
）、８０・・・・・ボイスナンバーレジスタ（パラメー
タ書込手段）、８Ｉ・・・・・・セレクタ（パラメータ
書込手段）、８２・・・・・・セレクト信号発生部（書
込許可手段）、８３・・・・・・シフトレジスタ（パラ
メータ記憶手段）、８５・・・・・・楽音信号発生部（
音源部）。

Claims

【特許請求の範囲】供給されたパラメータに対応して複数のチャンネルから
個別に楽音信号を発生する音源部を有する楽音処理装置
において、前記パラメータを記憶するとともに、前記音源部の各チ
ャンネルにパラメータを供給するパラメータ記憶手段と
、前記パラメータ記憶手段に対してパラメータを書き込む
パラメータ書込手段と、パラメータを書き込むべきチャンネルを指定するチャン
ネル指定データが記憶されるチャンネル指定データ記憶
手段と、前記チャンネル指定データ記憶手段内のチャンネル指定
データにより指定されたチャンネルに対してのみ前記パ
ラメータ書込手段の書込を許可する書込許可手段とを具備することを特徴とする楽音処理装置。