JPH03126144A - 仮想アドレス式情報処理システムにおけるメモリの使用方法及びこの方法を実施するための装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、仮想アドレス式情報処理システムにおけるメ
モリの使用方法及びこの方法を実施するための装置に関
するものである。

従来の技術 仮想アドレス指定（すなわち仮想記憶）の公知の概念に
よって、システム及びそのユーザにフィジカルメモリ容
量よりかなり大きいロジカルメモリ容量を提供すること
ができる。仮想記憶を互いに独立した複数の区域（セグ
メントと呼ぶ））に分割することのできる公知のセグメ
ンテーションの概念と組合わせると、仮想記憶は、特に
、マルチプログラミング及びマルチプロセッシングに適
することが証明されている。

情報処理装置のメモリのフィジカルメモリ容量の、頻繁
であると共に意義のある容量増大（現在、ＩＭＢ　　Ｄ
ＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅ
ｍｏｒｉｅｓ）が市販されており、入手しやすい）によ
り、仮想記憶を対応して拡張することが必要である。

しかし、情報処理システムのオペレーティングシステム
の設計者は、様々なアドレス指定の問題に直面している
。例えば、以下に示す問題等である。

アドレス指定フォーマットのサイズが不十分になり、拡
張しなければならない。

新規な、拡張されたアドレス指定オペレーティングシス
テムは、なお、少なくとも十分に長い移行時間の間、旧
オペレーティングシステム下で設計された現行のユーザ
プログラムを使用することができるように、旧オペレー
ティングシステムと互換性がなければならない。

発明が解決しようとする課題 本発明の目的は、互換性とユーザ適応性の必要性をどち
ら満たす大容量仮想メモリの操作方法である。

課題を解決するための手段 さらに詳しく言えば、本発明は、仮想アドレス式の情報
処理システムにおけるメモリ操作方法であって、 第１のメモリ領域ＤＸは、サイズがＮＸビットの論理ア
ドレスの周囲に設け、 上記メモリ領域ＤＸ中に、同一の構造で、サイズがＮＬ
ビット（但し、ＮＬはＮＸより小さい）ノ相対アドレス
指定を可能にする複数のアドレス空間ＥＡＸを画成し、 上記アドレス空間ＥＡＸの１つ（以後、現在のアドレス
空間ＥＡＣと呼ぶ）を−時的且つ交換可能に、サイズが
ＮＬビットのアドレスの周囲に設けた第２のメモリ領域
ＤＬに割り当てる、ことを特徴とする方法である。

本発明の方法の実施の第１の実施態様では、サイズＮＸ
のアドレス指定フォーマットＦＸＩが構成されて、対応
する空間ＥＡＸの識別子を受けるだめの少なくとも１つ
のフィールドを含む補足ゾーンを使用するサイズＮＬの
相対アドレス指定フォーマットＦＬを拡張することによ
って、空間ＥＡＸにアクセスすることができる。

このように、交換可能なアドレス空間ＥＡＸの１つＤＬ
領領域一時的に割り当て、２つの使用可能なアドレスサ
イズＮＬ及びＮＸ　（例えば、３２及ヒ６４ヒツト）に
従ってアドレスを特別にリフオーマットすることによっ
て、新規なメモリ組織は、両方のアドレスサイズを同時
に使用するオプションを提供する。従って、本発明によ
る仮想メモリの組織は、現行のプログラムに、拡張を利
用する機会を全く与えないメモリの単純な線型拡張より
はるかに優れている。

本発明の方法を実施する別の実施態様では、メモリ領域
ＤＬは、構造がアドレス空間ＥＡＸと同一の永久アドレ
ス空間ＥＡＰＣＢを含む。この空間ＥＡＰＣＢは、０に
等しい値を有する識別子によって、領域ＤＸ内において
マークをつけることができる。

アドレス空間は、セグメント型であることが好ましくは
、場合によっては、複数のサイズを有し及び／または複
数のプロセスによって分割共有することができる。

本発明の方法を実施するまた別の実施態様では、サイズ
ＮＸの異なるアドレス指定フォーマットＦｘ２からアク
セス可能な複数のセグメントが、メモリゾーンＤＸに画
成される。

本発明の方法を実施すれば、情報処理システムによる処
理の実行において、その柔軟性が全てわかる。また、特
に、本発明のさらに別の実施態様では、 サイズＮＬのアドレス空間、すなわち、空間ＥＡＸ及び
場合によっては空間ＥＡＰＣＢとして、同一基本構造の
プロシージャディスクリプタＰＤを選択し、 上記のプロシージャディスクリプタＰＤと同一の基本構
造を有するアドレス空間変換ディスクリプタ（以下、Ｃ
ＡＳＤと呼ぶ）を決定し、所定のアドレス空間で実行で
きる処理で始めて、ＣＡＳＤ型のディスクリプタによっ
てもう１つのアドレス空間で実行できるプロシージャの
呼び出しを可能にする。

ＣＡＳＤ型ディスクリプタは、好ましくは、呼び出され
たプロシージャを含むアドレス空間の識別子及びこの新
しいアドレス空間における呼び出されたプロシージャの
ポインタを受けるためのフィールドを含む。

このように、限られたサイズＤＬのアドレス指定モード
によって設計された現行のプログラムは、他のアドレス
空間にあけるプロシージャ呼び出しのセットによって、
システムの新しい容量を十分に利用することができる。

また、これらの旧プログラムは、新規なアドレス空間内
に、コードを含んで完全に含まれる。

本発明は、また、上記の方法をそのあらゆる実施態様で
実行するためのハードウェア及びソフトウェアを含む情
報処理システムに関するものである。さらに詳しく言え
ば、この情報処理システムは、１つまたは複数の中央プ
ロセッサ（ＣＰ　Ｕ）及び中央メモリの周辺に構成され
たプロセッササブシステムを含む。中央プロセッサは、
各々、特に仮想アドレス指定に十分な大容量のメモリ手
段を有する周辺サブシステムに動作的に接続された入力
／出力コントローラＩＯＣと上記中央メモリの管理を実
行するためのマイクロプログラミング制御される手段と
、オペレーティングシステムの名で集められたプログラ
ムのセットを特に含むソフトウェアとを備えており、該
ソフトウェアと上記マイクロプログラミング制御される
手段とが協動して、本発明の方法を実行することができ
る。

本発明は、添付図面を参照して行う以下の詳細な説明に
よって明らかになろう。

実施例 慣習により、以下の説明で、「０」の記号は、「指数」
の数学的表現であり、例えば、２”１０＝１０２４であ
る。同様に、「＜〉」は、「〜と異なる」の数学的表現
である。

非限定的な実施例としてここで説明する本発明の実施態
様では、情報処理システムは、３２ビツトアドレス指定
をサポートする現行のシステムと互換性があるように設
計されている。その結果、本発明によるシステムは、程
度は様々であるが、現在のシステムの幾つかのハードウ
ェア及びソフトウェアを内蔵する。しかし、以下の説明
を複雑にしないために、本発明の開示を中心にする。よ
り詳細には、読者は、入手できる文献、特に、セグメン
ト化メモリ内のアドレス拡張及び計算用装置に関するア
メリカ合衆国特許第４．３８５．３５２号及びコンピュ
ータ用のプロシージャ呼び出し機構とコオペレーテイン
ダスタック機構に関するアメリカ合衆国特許第４．２９
７．７４３号を参照するとよい。上記の特許の内容は、
ここに引用して本明細書に組み入れる。

まず、ここで、以下のように、種々の定義を記載してお
く。

一プロセス： プロセスは、中央サブシステムによって非同期で実行さ
れる命令によって決定される規則的なシーケンスのオペ
レーションとして定義される。このため、複数のプロセ
スが、アクティブ可能であり、システムが備えるリソー
ス（資源）を分割共有するが、所定のプロセッサでは、
所定の時には１つのプロセスだけが実行される。プロセ
ス群は、１つのオペレーティング段階を実行するのに必
要な組合わされたプロセスのセットであり、そのオペレ
ーティング段階では、特定のリソースがシステムによっ
て一時的に割り付けられる。プロセスは、各々、メモリ
中にプロセス制御ゾーン（ＰＣＢ）として公知のゾーン
を有し、そのゾーン中には、システムによってプロセス
を実行するのに必要な情報がセーブされている。

−プロシージャ： プロシージャは、プロセスのコンテキスト内において実
行されるように適切に接続されたプログラム命令の識別
可能なセットとして定義される。

１つのプロシージャから他のプロシージャに変えるため
、または、オペレーティングシステムの様々なサービス
を使用するため（特に、モジニラ−構成のプログラムを
使用する時）、プロシージャ呼び出しくプロシージャコ
ール）として公知の特定の機構（後段で詳細に説明）が
使用される。本発明の長所の１つは、２つのアドレス指
定サイズにもかかわらず、この呼び出し機構の有効性（
システムの性能の程度として評価できる）を保持してい
ることである。

−アドレス空間： プロセスに割り付けられ且つプロセスによってアクセス
できるメモリゾーンである。多くの場合、プロセスによ
って使用されるアドレスは、主メモリの絶対アドレスよ
り、むしろ、論理アドレスである。

一生メモリのセグメント化： プロセスの仮想メモリの必要性に応えるために、アドレ
ス空間は、通常、サイズを変更できる非連続的なセグメ
ントによって、プロセスの設計時にスタティックに、ま
たは、プロセスの実行中にダイナミックに割り付けられ
る。従って、そのプロセスは、セグメントを記述するセ
グメントディスクリプタシステムを介して、それ自体の
メモリセグメントまたは組み合わされたセグメントにア
クセスする。これらのディスクリプタは、オペレーティ
ングシステムによって管理されているテーブルに含まれ
ている。中央メモリ中のテーブルのサイズを最小化する
ためには、（０）〜（３）にエンコードされたセグメン
ト分割レベルが決定されている。

このセグメント分配レベルに無関係に、システムは、種
々のプロセスを順位付けするシステム、例えば、アメリ
カ合衆国特許第４．１７７、５１０号に記載のリング化
概念を使用するシステムを内蔵する。

第１図を参照すると、情報処理システムは、２つの主要
なサブシステムを備える。特に中央メモｌＪＭＭＵ１０
２を含む中央サブシステム１００と、周辺サブシステム
１０４とを備える。中央サブシステム１００は、入力／
出力コントローラＩＯＣ１０８に接続された中央ＣＰＵ
１０６を中心にして構成されている。この人力／出力チ
ャネルＩ１０によってコントローラ１０８は、周辺制御
装置ＵＣＰを介して周辺サブシステム１０４と接続され
ている。周辺制御装置ＵＣＰＩＩＯは、アダプタＡＤ１
１２を介して種々の周辺機器ＰＥＲ１１４、特に、大容
量メモリ　（ディスクメモリ）、スクリーン及びキーボ
ードを備える能動端末機器、プリンタ及びデータ転送装
置に接続されている。完全な情報処理システム内には、
数百ものの周辺装置があることもある。

中央メモｌＪＭＭＵ１０２は、最大総容量が１０２４ギ
ガバイト（１０２４ＧＢ）のダイナミックランダムアク
セス型（ＤＲＡＭ）の半導体マイクロチップネットワー
クを備える。場合によっては、各プロセッサが、キャッ
シュメモリ　（図示せず）を備え、最も頻度の高い処理
された情報についてのアクセス及び転送時間を短くする
ことができる。

アドレス指定領域 第２図及び第３図は、本発明の仮想メモリの構成を概略
的に図示したものである。

主メモリは、以下のサイズが大きくなる３つの型のセグ
メントによって構成されているニー６４キロバイトセグ
メント、すなわち、２°１６バイ　ト　（６４ＫＢ） 一４メガバイトのセグメント、すなわち、２°２２バイ
ト　（４ＭＢ） 一４ギガバイトのセグメント、すなわち、２＊＄３２バ
イト　（４ＧＢ） 最初の２つの型のセグメントは、バッチにグループ化さ
れる。このバッチを、以下、アドレス空間６４に／４Ｍ
Ｂまたは空間ＥＡＸと呼ぶ。このバッチは、全体で２５
６メガバイトすなわち２　”２８バイトであり、３２セ
グメントの４ＭＢ型及び２０４０セグメントの６４ＫＢ
型を備える。

結局、アドレス空間６４に／４ＭＢ及び４ＧＢ型のセグ
メントは、各々、４つの段階にグループ化される。各グ
ループの総容量は、６８．０００テラバイト　（１テラ
バイト＝２”４０バイト）であり、２　ｌＩ２４セグメ
ントの４ＧＢ型を、２Ｉ＊２４のアドレス空間６４に／
４ＭＢを備える。

４つの段階は、４つのセグメント分割レベルに対応する
。このレベルとは、各々、レベル（０）すナワチ「シス
テムレベル」、レベル（１）すなわちｒ未定１ルベル」
、レベル（２）　ｔ　すわチ「プロセスグループレベル
」及びレベル（３）　ｒプロセスレベル」である。

このように構成された仮想メモリの総容量は、２７２、
０００テラバイトである（　２　”５８〜２　”５９バ
イトの容量）。その結果形成されるメモリ領域ＤＸは、
明らかに、互換できるサイズＮＸの論理アドレス指定を
必要とする。サイズＮＸは、６４ビツトポインタ中に含
まれる。同様に、メモリ容量が制限されたアドレス空間
ＥＡＸによって、相対的な論理アドレス指定を可能にす
る。このアドレス指定のサイズは、１つの３２ビツトワ
ードの中に含まれる。

空間ＥＡＸは、番号（序数）によって、または、より多
く場合は、より洗練された識別子によって識別される。

例えば、ここに図示した本発明の実施態様では、識別子
（第９図に図示）は、主に、セグメント分割レベルを示
すゾーンと対応するメモリ段階中の番号（序数）によっ
て構成される。

第３図を参照すると、メモリ領域ＤＸ内で、メモリ領域
ＤＬｌｔ、６４に／４ＭＢ型（７）ＥＡＸ７）’Ｌ。

大空間の１つを含むように決定される。このアドレス空
間は、この領域ＤＬに一時的に、交換可能に割り当てら
れる。これによって、３２ビツトのアドレスサイズが可
能になる。領域ＤＬに割り当てられたＥＡＸ型のこの空
間を、以下、現アドレス空間ＥＡＣと呼ぶ。

３２ビツトアドレス指定用に設計された現行のプログラ
ムとの互換性を向上させるために、空間６４に／４ＭＢ
に構造が同一の永久アドレス空間すなわちＥＡＰＣＢ空
間をメモリ領域ＤＬに割り当てる。メモリ領域ＤＸでは
、この空間ＥＡＰＣＢは、０に等しい値を有するその識
別子（識別子に割り当てられたフィールドの全ビットが
二進値０を有する）によって標識化されている。従って
、３２ビツトアドレス指定をサポートするメモリ領域Ｄ
Ｌの容量は、５１２ＭＢである。

第４図及び第６図は、６４ビツトアドレス指定を使用す
るデータディスクリプタのフォーマットの２つの型を図
示したものである。通常、これらのフォーマットは、３
２ビツトワード（左から右へ０から３１の番号が付けら
れている）により構成される。これらのフォーマットは
、データにも命令にも同様に使用できる。

データの場合、これらのフォーマットは、二進数形であ
るが、二進数、十進数、浮動または英数字として解釈で
きる。データビットは、二進化十進数にエンコードされ
た場合は、４ビツトのグループごとに解釈され、英数字
データの場合は８ビツトのグループごとに解釈され、浮
動データの場合は６４または１２８ビツトのグループご
とに解釈され、二進数データの場合は１〜６４ビツトの
グループで解釈される。

主メモリ内でのバイトのロケーションは、０から始めて
、連続的に番号が付されている。数字は、各々、バイト
の実アドレスに対応する。上記の実施例では、■ワード
は３２ビツト、すなわち、４バイトで構成されている。

また、バイトの群は、群の最左端のアドレスが２．４．
８または１６の倍数であるならば、各々、半ワード、単
一ワード、ダブルワード（２ワード）またはクワッドラ
ブルワード（４ワード）上に配列される。この場合、デ
ータバイトの１つの完全な群は、−括して、メモリから
選択される。メモリ内のデータのロケーションは、以下
に記載するアドレス拡張機構によって、データのくアド
レスの）ディスクリプタから得られる。

第４図は、最大セグメント、従って、４ギガバイトに対
、応する６４ビツトのデータディスクリプタのフォーマ
ットＦＸ２を図示したものである。ディスクリプタ４Ｇ
Ｂ／ＩＴＳ６４は、２つのワードを含み、以下のように
分解されるニ ー第１のフィールドは、最初の２つのビット０及び１に
よって構成されており、ＴＡＧと呼ばれ、二進値０１を
含み、 一第２のフィールドは、ビット２及び３で構成されてお
り、ＲＩＮＧと呼ばれ、アドレス化されたセグメントの
データのアクセス上のポインタ（リグ数）と組合わされ
た順位付はレベルを示す二進値を含み、 一第３のフィールドは、ビット４及び５によって構成さ
れており、ＸＴＡＧと呼ばれ、ディスクリプタのコード
の型を示す二進数を含む。より正確には、 ＸＴＡＧ＝００は、直接アドレス指定に対応する（アド
レス拡張は、探索していた対象に到達する）。

ＸＴＡＧ＝０１は、フィジカルメモリでの絶対アドレス
指定に対応し、フィールドＸＳＮ及びＸ５ＲＡの連結に
よって得られる（この動作は、第１０図を参照して、後
段で記載する）。

ＸＴＡＧ＝１０は、間接アドレス指定（アドレス拡張に
よって、異なる６４ビツトデータデイスクリブタに達し
、次に、直接的または間接的に探索していた対象に到達
する）。

ＸＴＡＧ＝　１１は、デフォルトに対応し、特定の拡張
プロシージャに到達する。

一第４のフィールドは、ビット６及び７によって形成さ
れており、ＳＨＲと呼ばれ、アドレスされたセグメント
、すなわち、セグメントが配置されたメモリ段階の（０
）〜（３）の分割レベルを示す二進値を含み、 一第５のフィールドは、ビット８〜３１（全部で２４ビ
ツト）によって形成されており、ＸＳＮと呼ばれ、対応
するメモリ段階でアドレスされたセグメントの番号（序
数）を示す二進値を含み、及び、−第６のフィールドは
、ビット３２〜６３（第２のワード）によって構成され
ており、Ｘ５ＲＡと呼ばれ、プロセスがアクセスしよう
とする対象のセグメントでの位置（相対アドレス）を示
す二進数を含む。

このディスクリプタ４ＧＢ／ＩＴＳ６４のアドレス拡張
（第５図に図示）は、アドレスされた４ＧＢ型セグメン
トにアクセスを求めるプロセスに対応するメモリブロッ
クＰ　ＣＢ　（Ｐｒｏｃｅｓｓ　ＣｏｎｔｒｏｌＢｌｏ
ｃｋ）の特定ゾーンに含まれたデータに基づいて、以下
の方法によって実行される。この目的のため、第５図に
一部分を図示したブロックＰＣＢは、２ワード長く３２
ビツトワードの２ワード）の４つのゾーンを含み、各々
、ＡＳＤＷ４　（ＳＨＲ＝Ｏ）、ＡＳＤＷ５　　（ＳＨ
Ｒ＝１）　、ＡＳＤＷ６　　（ＳＨＲ−２）及びＡＳＤ
Ｗ７　（ＳＨＲ＝３）である。ゾーンＡＳＤＷ４／７　
　（２ワ一ドアドレス空間）は、フィールドＰ（ビット
３２、または、存在ビット）の内容が単位に等しい以外
は、実際に意味がない。

このフィールドＰは、探索していた構造、この場合、Ｘ
ＳＴと呼ばれるセグメントディスクリプタテーブルのメ
モリ内での存在を示す。この存在ビットが０の時、例外
プロシージャが初期化され、探索ディスクリプタリスト
をメモリにロードする。

ゾーンＡＳＤＷ４／７は、２つの他のフィールドを含む
。第１のフィールドは、ＮＢＭＡＸ　（ビット８〜３１
）と呼ばれ、テーブルＸＳＴ中のエントリ数を定義しく
　２　”２４の最大値）、第２のフィールドｘＳＴＡ（
ビット３３〜６３）　はテーブルＸＳＴの第１にエント
リの１６の倍数として絶対アドレスを決定するポインタ
である。従って、この絶対アドレスは、Ｘ５ＴＡの値の
最下位ビット側に４つの０を加算することによって得ら
れる。以下の説明では、「エントリ」という語は、通常
、テーブルの１つのエレメントの第１のバイトを示し、
「ポインタ」という語はそのようなエントリの絶対アド
レスを示す値を示す。ポインタは、絶対アドレスの整数
分の１の値の倍数であることが多い。

次に、ディスクリプタ４ＧＢ／ＩＴＳ６４のフィールド
ＸＳＮの内容を使用して、テーブルＸＳＴ中で、４ワー
ドで形成された二重セグメントディスクリプタＤＳＤ、
４にアクセスする。存在ビットＰ（ビット０）及び様々
な保護フィールドに加えて、二重直接ディスクリプタに
対応するこの４ワードは、１６の倍数としてページテー
ブルワードアレーＰＴＷＡの第１のエントリの絶対アド
レスを与えるアドレスポインタＰＴＷＡＡ　（ビット３
２〜６３）　　とセグメントサイズフィールド（ビット
６４〜８７）を含む。その値に１単位をプラスすると、
４０９６バイトの倍数として、セグメントのサイズが与
えられる。

次に、ディスクリプタ４ＧＢ／ＩＴＳ６４のフィールド
Ｘ５ＲＡの内容の一部分を使用する。実際、フィールド
Ｘ５ＲＡを３つのゾーンに分解する（第４図を参照）。

この３つのゾーンとは、ページテーブルＰＴの数に対応
するサブフィールドＰＴＮ　（ビット３２〜４１）、ペ
ージテーブルの対応するセグメントのエントリ番号に対
応するサブフィールドＰＴＥ　（ビット４２〜５１）及
びページ中で探索された構造の相対アドレスに対応する
サブフィールドＰＲＡ　（ビット５２〜６３）である。

このページのサイズは、４キロバイトであり、従って、
２＊＄１２バイトである。

このように、サブフィールドＰＴＨの内容は、ページテ
ーブルワードアレーＰＴＷＡ　（最大サイズＭＡＸ＝２
”１０エントリ）内のエントリの番号（序数）を与え、
このページテーブル中に探索された（３２−ビット）ワ
ードにアクサスすることができる。このワードは、また
、存在ビットと、探索されるページテーブルＰＴの第１
のエントリの絶対アドレスＰＴＡが（最大サイズＭＡＸ
＝２”１０エントリ）とを含む。サブフィールドＰＴＥ
の内容は、ページテーブル中Ｔ中に探索されたエントリ
の番号（序数）を与え、ページディスクリプタへのアク
セスを可能にする。また、存在ビットＰ１ページの第１
のバイトの絶対アドレスを含む。

仮想アドレス（またはセグメント化アドレスと呼ばれる
）を実アドレスに変換する機構は、通常、連想記憶装置
を使用する加速装置と組合わされており、それによって
、これらのアドレスを後で使用する時、実アドレスを仮
想アドレスに直接対応させることができる。

第６図は、空間６４に／４ＭＢに含まれたセグメントに
対応する別の６４ビツトデータデイスクリブタのフォー
マットＦＸＩを図示したものである。

このディスクリプタは、６４に／４ＭＢ／Ｉ　ＴＳ６４
と呼ばれ、２つのワードを含み、以下のように分解され
る。

一第１のフィールドは、ビット０及び１によって形成さ
れており、ディスクリプタのコードの型を示す二進値を
含む。より詳しく言えば、ＴＡＧ＝００は、直接アドレ
ス指定に対応し、ＴＡＧ＝０１は、４ＧＢ／ＩＴＳ６４
型のディスクリプタに対応し、 ＴＡＧ＝１０は、間接アドレス指定に対応し、ＴＡＧ＝
１１は、特定の例外プロシージャに至るデフォルトに対
応する。

一第２のフィールドは、ビット２及び３によっ形成され
ており、ＲＩＮＧと呼ばれ、アドレスされたセグメント
のデータ（リング数）へのアクセス時にポインタと組合
わされ順位付はレベルを示す二進値を含む。

一第３のフィールドは、ビット４〜８　（４ビツト）に
よって形成されてあり、ＳＴＮと呼ばれ、セグメントテ
ーブルワードアレー５ＴＷＡ中のエントリの番号（序数
）を示す二進値を含む。

−第４のフィールドＳＴＥ及び第５のフィールドＳＲＡ
は、各々、セグメントテーブルＳＲ中のエントリの数及
び問題のセグメント中で探索された対象の相対アドレス
を示し、アドレスされたセグントによって各々異なるフ
ォーマットを有する。

４ＭＢ型のセグメントのアドレス指定（ＳＴＥはビット
８及び９によって決定され、ＳＲＡはビット１０〜３１
によって決定される）は、ＳＴＮの０〜７の範囲の十進
値に対応する。６４ＫＢバイトのセグメントのアドレス
指定（ＳＴＥはビット８〜１５によって決定されており
、ＳＲＡはビット１６〜３１によって決定されている）
は、ＳＴＮの８〜１５の範囲の十進値に対応する。

上記のように、フィールドＳＲＡは、２つのサブフィー
ルドを含む。すなわち、ページテーブル中のエントリの
番号（序数）に対応するサブフィールドＰＴＥ　（セグ
メントの型に応じて、１０ビツト長または４ビツト長で
ある）及び探索された対象のページの相対アドレスに対
応するサブフィールドＰＲＡ（２０〜３１ビツト）であ
る。

ディスクリプタ６４に／４ＭＢ／ＩＴＳ６４の第２のワ
ードは、第６、第７及び第８のフィールドを含む。

一第６のフィールド（ビット３２〜３７）は、二進値０
を含む。

一第７のフィールド（ビット３８〜３９）は、ＳＨＲと
呼ばれ、セグメントアドレス指定の分割レベルを二進値
を含み、 一第８のフィールドビット　（ビット４０〜６３）は、
ＡＳＮと呼ばれ、対応するアドレス空間ＥＡＸの識別を
可能にする番号（序数）を含む。

このディスクリプタ６４に／４ＭＢ／ＩＴＳ６４のアド
レス拡張（第７図を参照）は、対応するメモリブロック
ＰＣＢの特定のゾーンに含まれたデータから始まって、
以下のように実行される。この目的のため、ブロックＰ
ＣＢ　（第７図に一部分を図示）は、長さが１ダブルワ
ード長の４つのゾーンを備える。すなわち、ＡＳＤＷＯ
（ＳＨＲ＝０）、ＡＳＤＷＩ　　（ＳＨＲ＝１）　、Ａ
ＳＤＷ２　（ＳＨＲ＝２）及びＡＳＤＷ３　（ＳＨＲ＝
３）である。上記のように、二重アドレス空間ワードＡ
ＳＤＷＱ／３は、存在ビットＰ（ビット３２）が１の場
合を除くと、実際には有効ではない。ゾーンＡＳＤＷＯ
／３は、２つの他のフィールドを含む。すなわち、主セ
グメントテーブルワードアレーＸ５ＴＷＡ（最大値２＊
′″２４）中のエン）　ＩＪ数を定義する、ＮＢＭＡＸ
と呼ばれる第１のフィールド（８〜３１ビツト）と、主
セグメントテーブルワードアレーＸ５ＴＷＡの第１のエ
ン）　ＩＪの１６の倍数として絶対アドレスを決定する
ポインタである第２のフィール）’　Ｘ　Ｓ　ＴＷＡ　
Ａ　（３３〜６３ビツト）　である。

次に、ディスクリプタ６４に／　４　ＭＢ／　Ｉ　Ｔ　
３６４　。

のフィルードＡＳＮの内容は、対応するワードＸ５ＴＷ
のアクセスに使用される。このワードは、存在ビットＰ
に加えて、セグメントテーブルワードアレー５ＴＷＡの
第１の入力の絶・対アドレスを示スフイールド５ＴＷＡ
Ａ　（ポインタ）を含む。

ディスクリプタ６４に／４ＭＢ／Ｉ　Ｔ３６４のフィー
ルドＳＴＮによって、フィールドＳＴＡ　（ポインタ）
を含むワードにアクセスすることができる。

このフィールドＳＴＡは、セグメントテーブルＳＴの第
１の人力の倍数１６として絶対アドレスを決定する。

次に、ディスクリプタ６４に／　４　ＭＢ／　Ｉ　Ｔ　
Ｓ６４のフィルードＳＴＥを使用して、テーブルＳＴ内
で、１ダブルワードで形成された二重ディスクリプタセ
グメントＤＳＤ、２にアクセスする。直接ディスクリプ
タに対応する１ダブルワードは、存在ビットＰ（ビット
０）及び様々な保護フィールドの他に、対応するページ
テーブルＦＴの第１の入力の絶対アドレスを１６の倍数
として与えるアドレスポインタＰＴＡ　（ビット８〜３
１）と、１単位を足すと４０９６バイトの倍数としてセ
グメントのサイズを与える値のサイズフィールド（ビッ
ト４６〜５５）とを含む。サブフィールドＰＴＥの内容
によって、テーブルＰＴ内で探索されたページに対応す
るページディスクリプタにアクセスすることができ、ま
た、存在ビットＰの他に、探索されたページの第１のバ
イトの絶対アドレスのポインタＰＡＧＥを含む。

第７図は、また、５ＨＲ＝０及びＡＳＮ＝Ｏに対応する
５ＴＷＡ　（０，０）によって示されるセグメントテー
ブルワードアレーを示す。アドレス空間ＥＡＰＣＢに対
応する、この特定のテーブルへのアクセスは、かなりの
時間を節約して、アドレス空間ワードすなわちＡＳＷ、
０と呼ばれるブロックＰＣＢの特定ゾーンから直接実施
される。

このアドレス空間ワードは、サイズが１ワードに等しく
、アレー５ＴＷＡ　（０，０）の第１のエントリの絶対
アドレスのポインタを含む。この能力は、第８図に図示
したフォーマットＦＬによって３２ビツトアドレスで構
成された現行のプログラムとの本発明によるシステムの
互換性にとって極めて価値がある。この時、３２ビツト
領域（ＤＬ）及び６４ビツト領域（ＤＸ）の両アドレス
領域でデータを共有することができる。

３２ビツトアドレス指定領域ＤＬ　（空間ＥＡＰＣＢ及
び空間ＥＡＣ）を使用する構造と６４ＫＢ及び４ＭＢ型
のセグメントのバッチを備えるアドレス空間ＥＡＸの構
造との同一性を考慮すると、第８図に図示した６４に／
４ＭＢ／ＩＴＳ３２と呼ばれる３２ビツトアドレス指定
データデイスクリブタのフォーマットは、フィールドＲ
ＩＮＧとＥＡＲが相当するので、第６図に図示したディ
スクリプタ６４に／４Ｂ／ＩＴＳ６４の第１のワードの
構造と同一の構造を有する。空間ＥＡＰＣＢ中のアドレ
スは、ＴＡＧ＝ＯＯによって得られる。反対に、ＴＡＧ
＝０１は、空間ＥＡＸ中で識別できる現在のアドレス空
間ＥＡＣ中のアドレスに到達する。このため、ＥＡＣ空
間の識別子、すなわち、−時的に領域ＤＬに割り当てら
れる空間ＥＡＸの特定の１つの識別子の値を記憶するた
めの特殊なレジスタＣＳＲが考案された。このレジスタ
ＣＳＲのフォーマットを第９図に図示したが、１ワード
のサイズであり、ディスクリプタ６４に／４ＭＢ／ＩＴ
Ｓ６４の第２のワードのサイズと同じである。このレジ
スタは、３つのフィールドによって構成されている。第
１のフィールドはビット０〜５で形成されており、各々
二進値０を含み、第２のフィールドＳＨＲはビット６及
び７によって形成されており、アドレスされたセグメン
ト分割レベルを示す値を含み、第３のフィールドＡＳＮ
はビット８〜３１によって形成されており、問題のアド
レス空間ＥＡＸを形成するセグメントのバッチの識別（
実際は、対応するメモリ段階中の番号（序数））を含む
。

第１０図は、実記憶内の絶対アドレス指定を可能にする
６４ビツトデイスクリブタＡＡ６４のフォーマットを図
示したものである。このフォーマットは、フィールドＸ
ＴＡＧ＝０１の４ＧＢ型のセグメントに対応する第４図
に図示たディスクリプタ４ＧＢ／　Ｉ　Ｔ　Ｓ６４から
由来する。ビット６〜２４によって形成されたフィール
ドＭＢＺ　（フィールドＳＨＲを含むが、この場合は有
効でない）は、０と等しい値に設定される。絶対アドレ
スの最上位の８つのビットは、ビット２４〜３１に配置
されており、一方、同じ絶対アドレスの最下位ビットは
ディスクリプタの第２のワード、すなわち、３２〜６３
ビツトによって形成されたフィールドに配置されている
。その結果、絶対アドレス指定容量は、２−４０バイト
、すなわち、１０２４ギガバイトである。

３２ビツトデイスクリブタに基づく絶対アドレス指定は
、直接的には可能ではない。まず、フォーマット動作の
変換を実行して、６４ビツトフオーマツトに変更しなけ
ればならない。この動作を以下に説明する。

プロセスの実行モード 上記に記載したメモリアドレス指定の様々な例は、全部
、本発明の状況では情報処理装置に使用れる３つのプロ
セスの実行に使用される。すなわち、 一第１のモード「３２モード」は、３２ビツトアドレス
指定を使用し、 一第２のモード「６４モード」は、６４ビツトアドレス
指定を使用し、 一第３のモードｒ３２／６４モード」は、あるセグメン
トで、且つ、後段で詳細に説明する特定の条件下で、二
重アドレス指定を使用する。

第１のモードは、本出願人によって、その「ＤＰＳ　７
Ｊシステムで使用されるモードに由来する。

特に、この３２モードに直接対応するプロセス制御ブロ
ックＰＣＢは、アメリカ合衆国特許第４．２９７．７４
３号に記載のものとほぼ同一のフォーマットを有する。

ブロックＰＣＢは、８個のベースレジスタ（ルジスタに
つき３２ビツト）、１６個の汎用レジスタ　（ルジスタ
につき３２ビツト）、４個の算術計算レジスタ（ルジス
タにつき６４ビツト）、レジスタＩ　Ｃ（Ｉｎｓｔｒｕ
ｃｔｉｏｎ　Ｃｏｕｎｔｅｒ）の記憶またセーブ領域、
レジスタＴ（スタックのトップ）（３２ビツト）及びＳ
ＴＲレジスタ（状態レジスタ）の記憶ゾーン（８ビツト
）を備える。しかしながら、絶対アドレス指定は、もは
や３２ビツトでは正当とは認められないが、６４、また
は、３２／６４モードのプロセスモードに変更すると得
られる。実際、コード型ＴＡＧ＝０１は、３２／６４モ
ードで仮想アドレスを拡張するのに使用される。

従って、実行の第１のモード、３２モードは、空１１Ｊ
ｊＥＡＰＣＢの１つのセグメントにだけアクセスするた
めに、直接ディスクリプタｌＲ３３２（ＴＡＧ＝００）
、間接ディスクリプタ（ＴＡＧ＝１０）及びデフォルト
ディスクリプタ　（ＴＡＧ＝１１）を管理することがで
きる。また、このプロセスは、他のモード用のメモリ内
で空間ＥＡＰＣＢの新しいポインタを管理し、ＸＭＯＶ
Ｅと呼ばれる特定の命令によって仮想メモリの他のセグ
メントから、または、他のセグメントに転送することが
できる。

６４モードと呼ばれるプロセス実行モードは、３２モー
ドに相当するが、新しいメモリ領域ＤＸ及びその６４ビ
ツトアドレス指定に適している。命令リストは、３２モ
ードのリストに類似しているが、以下の新しい命令が補
足されている： 新しい６４ビツト環境の能動化テスト、現在の動作モー
ドのテスト、 ＸＭＯＶＥ動作、 新しいページ及びセグメントディスクリプタと、記憶割
付はテーブルの管理に対応する命令。

６４モードによる実行を可能にするために、プロセス制
御ブロックＰＣＢは、第１１図、すなわち、第１１図（
１）及び第１１図（２）に図示した新規なフォーマット
を有する。これを以下に簡単に説明する。

ブロックＰＣＢ　（基準バイト０）の初期バイトのアド
レスに関して、ブロック化は、プロセス実行時間の用意
のために残されたメモリゾーン（アドレス−６０〜０）
を含む。バイト−６０〜−１７が占めるゾーンは、オプ
ションである。メモリ位置に沿って配置された数字は、
制御ブロックＰＣＢの基準位置０に関するバイトのオフ
セットを明確にすることが注目される。バイトＯからバ
イト１５の間に、４つの主プロセスワードＰＭＷ、０〜
ＰＭＷ、３がメモリ中に格納される。ワードＰＭＷ。

０は、バイト０〜３を占め、１つのバイトにつき１つの
フィールドで、４つのフィールドを有する。

容量フィールドＣＡＰ、優先フィールドＰＲＩ、プロセ
ス実行状態フィールドＥＸＥ　（例えば、「ウェイト」
　「レディ」等）及び実行フィールドＤＥＸＴを備える
。ワードＰＭＷ、Ｏの４つのフィールドの内容の詳細は
、アメリカ合衆国特許第４、２９７．７４３号に記載さ
れている。

主プロセスワードＰＭＷ、１は、バイト４〜７に格納さ
れている。状態パイ）ＳＴＲによって、システムの状態
レジスタＳＴＲのメモリ中に格納することができる。続
くバイト　（エンコードされたＭＢＺ）は、０に設定さ
れる。次のフィールドＥＳは、２つのビットからなり、
その内容の値に応じて、以下のようにプロセス実行モー
ドを示すＥＳ＝００．３２モード ＥＳ＝ＯＬ　３２／６４モード ＥＳ＝１０．６４モード ＥＳ＝Ｌ　Ｌ違法ＰＣＢ フィールドＥＳの内容は、プロセス開始命令（ＳＴＡＲ
Ｔ）の実行に先立って、ソフトウェアによって変更する
ことができ、従って、プロセス実行モードを変更したり
、または、特定の命令によって変更うすることができる
。

主プロセスワードＰＭＷ、２は、プロセス状態に関する
補足命令を伝えるために使用され、ワードＰＭＷ、３は
２つの有効フィールド、すなわち、ある特定の命令を実
行するプロセスの権利に関するフィールドＤＣＮ　（ビ
ット０〜７）及びプロセスを実行することを許可するプ
ロセスのマスクに関するフィールドＣＰＳＭ　（ビット
１６〜３１）　ヲ含む。

次に、ブロックＰＣＢは、既に導入された２つのアドレ
ス空間ワードＡＳＷ、Ｏ／１　　（セグメントテーブル
５ＴＷＡを記載するアレーのアドレスを提供する）及び
ＥＳ＝０（ｌまたは０１の時有効であるバイト２４〜５
１を備えるサブブロックを備える。また、例外ワードＥ
ＸＷ、プロシージャ呼び出しに使用されるスタックレジ
スタＴの内容を記憶するスタックワードＳＫＷ、実行さ
れる命令のアドレスを知るのに使用される命令カウンタ
ｆＣの内容を記憶するワードＩＣＷ、番号（序数）すな
わち現在のアドレス空間ＥＡＣの識別を知るのに使用さ
れるレジスタＣＳＲの内容を記憶するワードＣ８Ｗ及び
３つのスタックペースワード５ＢＷ１〜５ＢＷ３を備え
る。これらのワードは、リング（ＯＬ　　（１）及び（
２）のスタックセグメントの最初のバイトの各セグメン
ト化されたアドレスを含む。

バイト５２〜８３は、ベースレジスタ記憶ゾーンＺＭＲ
Ｂ　（ＥＳ＝１及びＥＳ＝１０のモードで、有効でない
）の８ワードに対応する。これらのベースレジスタは、
第８図を参照して説明したディスクリプタＩＴＳ３２に
類似の３２ビツトフオーマツトを有する。

バイト８４〜１４７は汎用レジスタ記憶化ゾーンＺＭＲ
Ｇの１６ワードに対応し、バイト１４８〜１７９は科学
レジスタ記憶化ゾーンＺＭＲ３の８ワードに対応する。

バイト１８０〜２５５は、ＥＳ＝００の時有効でないサ
ブブロックに対応する。このサブブロックの第１のワー
ドは、３２／６４モード、従って、ＥＳ＝０１の時使用
できるレジスタＢＲＥＭ　（拡張されたベースレジスタ
のマスクを示す）の内容を記憶するために使用される第
１のフィールドＢＲＥＭ及び０に設定された第２のフィ
ールドＭＢＺを含む。バイト１８４〜２４７は、拡張さ
れたベースレジスタ記憶ゾーンＥＸＺＭＲＢ　（８個の
ダブルワード）に対応する。これらのベースレジスタは
、第４図、第６図及び第１０図に図示したディスクリプ
タＩＴＳ６４　（ＴＡＧ＝０１及びＴＡＧ＜＞０１）に
ついて記載したフォーマットに類似した６４ビツトフオ
ーマツトを有する。バイト２４８〜２５５は、二重主プ
ロセスワードＥＸＰＭＷ、２に対応する。

バイト２５６〜３０３は、６４モード（ＥＸ＝１０）を
除いて有効ではなく、拡張された命令カウンタの内容に
記憶化された１つのダブルワードＥＸＩＣＷ。

スタックレジスタＴの拡張された頂上の内容を記憶する
１つのダブルワードＥＸＫＷＳＥＸＳＣＷ、０〜ＥＸＳ
ＢＷＺ２の３つのダブルワード及びダブルワードＥＸＥ
ＸＷを含む。

また、新しいフォーマットのブロックＰＣＢは８つの例
外に関する記憶化ワードＺＭＲＢ　（バイト３０４〜３
５２）と、６４に／４ＭＢ型のセグメント用の４つの二
重アドレス空間ワードＡＳＤＷ、０〜ＡＳＤＷ、３　（
第７図を参照）の１つのゾーン（バイト３３６〜３６７
）と、４ＧＢ型セグメント用の４つの二重アドレス空間
ワードＡＳＤＷ、４〜ＡＳＤＷ、７の１つのゾーン（バ
イト３６８〜３９９）とを有する。

３２／６４モードと呼ばれるプロセス実行方法は、６４
に／４ＭＢ型のセグメントをより良く使用するために、
及び、２つのメモリ領域ＤＬ及びＤＸ間のブリッジを可
能にするために、特に、６４ビツトアドレス指定への移
行を可能にするように設計されている。

３２／６４モードは、レジスタＢＲＥＭの内容を使用す
る。それによって、ベースレジスタに含まれる８個のデ
ィスクリプタＩＴＳ　（ベースレジスタＢＲｉにつき１
つのビットＢＲＥＭｉ、但し、ｉは０〜７）の長さを１
つのバイトに記憶することが可能になる。ビットＢＲＥ
Ｍｉの内容の値「０」は、対応するベースレジスタＢＲ
ｉが３２ビツトフオーマツトを有するディスクリプタＩ
ＴＳを含むことを示し、ビットＢＲＥＭｉの内容の値「
１」は、この同じベースレジスタＢＲｉが６４ビツトフ
オーマツトを有するディスクリプタＩＴＳを含むことを
示す。

ベースレジスタをアレンジし、ロードする命令は、可能
な変換（３２→６４または６４→３２）　を決定するレ
ジスタＢＲＥＭの内容を使用する。より詳しく言えば、
ＢＲＥＭｉ＝１の時、ベースレジスタＢＲｉは６４ビツ
ト仮想アドレスを含み、アドレス拡張は、フィールド５
ＨＲＳＡＳＮ、ＳＴ’Ｎ、ＳＴＥ及びＳＲＡの内容に基
づいて行われる。また、ＢＲＥＭｉ＝［］の時、ベース
レジスタＢＲｉは３２ビツト仮想アドレスを含む。レジ
スタＢＲｉに含まれるコードＴＡＧが０１とは異なる時
、この時３２ビツトで、アドレス指定拡張が実施される
。反対（ＢＲｉ中のＴＡＧ＝０１）の場合、アドレスフ
ォーマットのダイナミック拡張は、現在の空間レジスタ
ＣＳＲのアドレスフィールドＳＨＲ及びＡＳＮを考慮し
て、実行される（このようにして得られた新しい６４ビ
ツトデイスクリブタＩＴＳのフィールドＴＡＧは、自動
的に０にセットされる）。

さらに、コードＴＡＧ＝１０を有するベースレジスタＢ
Ｒの内容に基づいて、アドレス拡張を実行する。これに
は、２つの可能なケースがある。

−ベースレジスタＢＲｉ中のコードＴＡＧ＝１０、その
ＢＲＥＭｉ＝０　　（３２ビツトアドレス）は、ＴＡＧ
＝００のデータディスクリプタＩＴＳ３２に対応する。

一メモリ内でアクセスされ、ＢＲＥＭｉ＝０と組合わさ
れたデータディスクリプタＩＴＳのコードＴＡＧ＝１０
は、アドレス拡張に使用される本来のベースレジスタの
内容がコードＴＡＧ＝０１を有する時、レジスタＣＳＲ
の内容に加えられなければならない。

また、データディスクリプタＩＴＳのコードＴＡＧが、
ＢＲＥＭｉ＝Ｏ（３２ビツトレジスタ）が１０（または
１１）と異なるレジスタからメモリにシフトした時、こ
のディスクリプタは、そのコードＴＡＧ＝０１の時、レ
ジスタＣＳＲの内容に加えられる。

このように、３２／６４モードで実行されるプロセスは
、３２ビツトアドレス及び６４ビツトアドレスを処理す
ることができる。アドレスフォーマットにおけるこれら
の変換を可能にし、３２ビツト構成から６４ピツト構成
に変換させるために、以下の２つの特定命令が生成され
たニ ー命令ＸＬＢＤは、ベースレジスタＢＲｉにアドレスＸ
の２つのワード（８バイト）をロードし、値１をＢＲＥ
Ｍｉに配置する。

一命令Ｘ５ＴＢは、３２ビツトから６４ビツトへのヤオ
ーマットの拡張後、ＢＲＥＭｉ＝Ｏ且つコードＴＡＧ＝
ｌの時、ベースレジスタＢＲｉの内容をアドレスＸに基
づく２つのワード（８バイト）内に配置する。

呼び出しプロシージャ機構 一般的に、情報処理システムは、実行のプロシージャコ
ールとして公知の操作を広く使用する。

それによって、プロシージャを実行するプロセスは、他
の実行プロシージャＡＰＥを呼び出し、次に、初期のプ
ロシージャＡＰＴに戻ることによってそれ自体の実行を
再度始めることができる。このプロシージャコールは、
モジニラ−プログラムの使用の際に特に利点がある。本
出願人は、アメリカ合衆国特許第４．２９７．７４３号
に、この型のプロシージャコール操作に適したスタック
メモリ構造を使用する方法及び装置を記載した。

スタックは、それに対するアクセスがＬＩＦＯ（Ｌａｓ
ｔ　Ｉｎ、　Ｆｉｒｓｔ　（Ｊｕｔ）システムによって
行われる隣接した素子を備える特定のメモリセグメント
である。スタック素子は、プロシージャ呼び出しのたび
に生成され、呼び出しプロセスへ戻ることを可能にする
情報を記憶化するために使用される。

従って、スタックでは、概括的なコール状態が得られる
。

オペレーティングシステムでは、能動スタック素子のロ
ケーションはベースメモ’ＪＢＲＯに記憶され、続いて
使用できるロケーションは専用レジスタＴまたはスタッ
クレジスタのトップに記憶される。また、幾つかのパラ
メータの転送は、プログラムによって選択されたベース
レジスタを介して実施される。

プロシージャ呼び出しは、命令Ｐ　ＲＳ　Ｋ　（ｐｒｅ
ｐａｒａ−ｔｉｏｎ　ｏｆ　ｔｈｅ　５ｔａｃｋ）の実
行から始まる。その結果、スタック内に、レジスタＳＴ
Ｒの内容がセーブされ、ユーザープログラマにパラメー
タを受けることのできるゾーンのポインタが提供される
。このゾーン内に、呼び出されるプロシージャに転送す
れるべき情報がロードされる。プロシージャ呼び出しは
、次に、以下のステップによって、命令ＥＮＴ（ｅｎｔ
ｒｙ　ｔｏ　ｔｈｅ　ｐｒｏｃｅｄｕｒｅ）の実行で終
了される： ＩＪソング御（リングの変更が必要な場合、この時、「
ゲート」サブプロシージャが実行される。）−命令カウ
ンタＩＣのレジスタ内容のセーブ−ベースレジスタＢＲ
Ｏのロード（パラメータの指示） 一アドレスがＥＮＴ命令で与えられるプロシージャディ
スクリプタによるプロシージャのエントリ点の決定 一所定のベースレジスタ、例えば、レジスタＢＲ７での
結合データを示すポインタのロード−適用できるものと
して、新しいリング数と命令カウンタＩＣにレジスタへ
のエントリ点のアドレスをロードすることによる新しい
プロシージャへのエントリ。

現在のスタック素子ゾーン、すなわち、作動ゾーンＺＴ
は、また、メモリ中にローカル変数を格納することによ
って呼び出されたプロシージャを使用することができる
。リターンは、レジスタ及び命令カウンタＩＣに関する
スタック記憶化ゾーンの内容からの命令Ｅ　Ｘ　Ｉ　Ｔ
（ｅｘｉｔ　ｆｒｏｍ　ｔｈｅｐｒｏｃｅｄｕｒｅ）で
実施される。

安全性のため、リング数を介したスタック構造が提供さ
れる。各スタックでは、素子の特定のフォーマットは、
呼び出しプロセスの実行モードによる。第１２図は、３
２／６４モードで使用されるスタック素子のフォーマッ
トを概略的に図示したものである。

第１２図を参照すると、３２／６４モードスタツク素子
は、３つの主なゾーン、すなわち、作業ゾーンＺＴ、情
報セーブまたは記憶ゾーンＺＳ（新しいプロシージャの
呼び出しに先行）及び連絡ゾーンＺＣ（その中に、呼び
出されたプロシージャを実行するのに必要な情報が配置
されている）に、３２ビット幅を備える。これらの３つ
のゾーンは、命令ＰＲ３Ｋによって生成される。ゾーン
ＺＣの第１のバイトは、ベースレジスタＢＲＯによって
指示される。

ゾーンＺＳの第１のワードはセーブゾーンマスクすなわ
ちＳ　ＡＭ　（ｓａｖｉｎｇ　ｚｏｎｅ　ｍａｓｋ）を
備え、そのＳＡＭは以下の形態であるニ ーこの場合は４つのビットを備え、内容０１００の「フ
ォーマット」フィールドであり、８ビツトゾーンＢＲは
８個のベースレジスタＢＲＯ〜ＢＲＴ用の指示マスクを
備え（メモリ内に格納されるため）、 一１６個の汎用レジスタＧＲＯ〜ＧＲ１５のための指示
マスクを備える１６ビツトゾーンＧＲ。

−及び、４個の算術用レジスタＳＲＯ〜ＳＲ３のための
指示マスクを備える４つのピットゾーンＳ０ 第２のワードはレジスタＣＳＲをセーブするためのもの
であり、第３のワードはレジスタＢＲＥＭをセーブする
ためのものである。次に、ベースレジスタセーブゾーン
ＢＲ３Ａ　（ルジスタにつき２つのワードであり、ＢＲ
ＥＭｉ＝Ｏの時第２のワードが０にセットされる）、そ
の次に、レジスタのセーブゾーン０Ｒ３Ａが来る。最後
の１つ前のワードは、状態レジスタＳＴＲ（第１のバイ
ト）と呼び出しプロセスの実行中のプロシージャが操作
している部分的なメモリ拡張の可能な数をセーブするた
めに使用される。また、セーブゾーンＺＳの最後のワー
ドＰＴＶは、レジスタＴの前段の値、すなわち、命令Ｐ
Ｒ３Ｋの開始時のレジスタＴの値を含む。

エントリがベースレジスタＢＲＯに含まれたポインタに
よって与えられる通信ゾーンＺＣは、ワードＳＡＭのポ
インタを含むワードＰＳＡで始まる。次に、ワードＩＣ
Ｃが来る。このワードは、命令ＥＮＴに続く命令のアド
レスを含む。命令ＰＲ３ＫのフィールドＮＢＰの内容（
パラメータゾーンのバイト数は、スタック素子のフィー
ルドＮＢＰに配置されている。連絡ゾーンＺＣは、パラ
メータゾーンＰＡＲＡＭで終わる。この終わりは、スタ
ックの一番上のパイ）Ｔによって境界が付けられる。レ
ジスタＴは、スタック素子が生成すると毎回更新される
。

３２モードでの実行の場合、スタックフォーマットは、
第１２図を参照して説明したものに類似しているが、以
下の変更がある。ニ ーワードＳＡＭの「フォーマット」フィールドの内容は
、００００に設定される。

−ワードＣＳＲ及びＢＲＥＭは、除去される。

−ベースレジスタの内容のセーブは、２ワードではなく
、１つのワードについて実施される。

６４モードでの実行の場合、スタックフォーマットは、
第１２図を参照して説明した、３２／６４モード用のも
のに類似しているが、以下の変更があるニーワードＳＡ
Ｍの「フォーマット」フィールドの内容は、１０００に
設定される。

−ワードＣＳＲ及びＢＲＥＭは、除去される。

−ベースレジスタのセーブゾーン、すなわち、ゾーンＰ
ＴＶ、ＰＳＡ及びＩＣＣはサイズとしてはダブルワード
を有する。従って、ゾーンＰＡＲＡＭの第１のバイトの
アドレスは、レジスタＢＲＯの内容によって指示された
アドレスから、２０バイトのシフトによって得られる。

呼び出し機構の内容中で使用される様々なプロシージャ
へのアクセスは、プロシージャディスクリプタＰＤとし
て公知のプロシージャアドレスディスクリプタによって
実行される。プロシージャアドレスディスクリプタのフ
ォーマットは、プロセスの実行モードに関係する。

３２モードまたは３２／６２モードで実行される時、プ
ロシージャディスクリプタまたはＰ　Ｄ３２のモードは
、第１３図に図示したモードと一致する。第１のワード
Ｍ、０は、フィールドＴＡＧ　（ビット０及び１）と、
ＴＡＧ＜＞０の時フィールドＲＩＮＧ（リング数）と呼
び出されたプロシージャ（ビット４〜３１）　のセグメ
ント化されたアドレスフィールド（ＳＥＧＳＳＲＡ）に
相当するフィールドＥＰＲＮ　（ビット３及び４）とを
含む。フィールドＳＥＧによって、セグメント数の識別
が可能になり、フィールドＳＥＧは、第６図及び第８図
のディスクリプタのフィールドＳＴＮ及びＳＴＥのセッ
トとして同じ意味を有する。同様に、フィールドＳＲＡ
は、ＳＥＧによって決定されたセグメントでのオフセッ
トを決定する。場合によっては、第２の３２ビツトワ一
ドＭ、１は、拡張パラメータＥＸＰＡＲＡＭを有する。

より詳細には、以下の通りであるニ ーＴＡＧ＝００（直接ディスクリ・ブタ）の場合、プロ
シージャディスクリプタは、１つのワードに限定され、
セグメント化されたアドレスは、プロシージャのエント
リ点のアドレスに対応する。

−ＴＡＧ＝０１（拡張されたディスクリプタ）の場合、
ディスクリプタは２つのワードを有する。

セグメント化されたアドレスは、プロシージャのエント
リ点のアドレスに対応する。さらに、第２のワードの内
容は、プロシージャのエントリの際ベースレジスタＢＲ
７にロードされる。

−ＴＡＧ＝１０（ディスクリプタＣＡＳＤ）の場合、ア
ドレス空間ディスクリプタＣＡＳＤの変換のフォーマッ
トは第１４図に図示されている。

ディスクリプタＣＡＳＤの第１のワードＭ、　　０は、
１０にセットされたフィールドＴＡＧの他に、呼び出さ
れたプロシージャの実行モードを決定するフィールドＮ
ＸＭ　（ビット２及び３）及び呼び出されたプロシージ
ャのディスクリプタのセグメント化されたアドレスのフ
ィールドＦＤＡＩ　　（ＳＥＧＳＳＲＡ）を含む。第２
のワードＭ、　　１は、０にセットされた６ビツトゾー
ン及び呼び出されたプロシージャのディスクリプタのセ
グメント化されたアドレスの補足フィールドＰＤＡ２　
　（ＳＨＲ，ＡＳＮ）（ビット３８〜６３）　を含む。

６４モードで実行した時、プロシージャディスクリプタ
すなわちＰ　Ｄ６４のフォーマットを第１５図に図示し
た。フォーマットは、少なくとも２つのワード（Ｍ、０
及びＭ、１）、及び、場合によっては、２つの拡張ワー
ド（Ｍ、２及びＭ、３）を備える。ワードＭ、　　Ｏ及
びＭ、　　１の構造は、６４ビツトアドレス指定を有す
るデータディスクリプタＩＴＳ６４について記載した構
造に類似している。また、ワードＭ、２及びＭ、　　３
は、拡張パラメータＥＸＰＡＲＡＭＩ／２を含む。

−ＴＡＧ＝００　（または、ＴＡＧ＝０１及びＸＴＡＧ
＝００）（直接ディスクリプタ）の場合、ディスクリプ
タのサイズは２ワードであり、セグメント化されたアド
レスはプロシージャのエントリ点のアドレスである。

−ＴＡＧ＝１０（まタハ、ＴＡＧ＝０１及びＸＴＡＧ＝
１０）（拡張ディスクリプタ）の場合、ディスクリプタ
のサイズは４ワードであり、セグメント化されたアドレ
スはプロシージャへのエントリ点のアドレスであり、ワ
ードＭ、２及びＭ、　　３の内容はベースレジスタＢＲ
７にロードされる。

−ＴＡＧ＝１１　　（まタハ、ＴＡＧ＝０１及びＸＴＡ
Ｇ＜＞（００または１０））の時、システムによって提
供された例外プロシージャへの分岐が生じる。

通常、保護されていないセグメント内に内蔵されたプロ
シージャディスクリプタは、使用されるアドレス指定と
プロセス実行モードと互換性のあるセグメントのいずれ
にも配置できる。

−３２モードの場合、プロシージャディスクリプタは、
０に等しいＳＨＲ及びＡＳＮを介してアクセスすること
のできる空間６４に／４ＭＢのセグメント内に配置され
る。また、ディスクリプタＣＡＳＤを介して参照される
時、空間６４に／４ＭＢ　（ＥＡＸ）のいかなるセグメ
ントにも配置される。そのディスクリプタＣＡＳＤは、
０に等しいＳＨＲ及びＡＳＮによってアクセスできる空
間６４に／４ＭＢのセグメント内に配置されている。

−６４モードの場合、プロセスがそのセグメントにアク
セスすることが８忍められている限り、プロシージャデ
ィスクリプタはいかなる型のセグメント内に配置されて
いてもよい。

一３２／６４モードの場合、プロシージャディスクリプ
タは、６４ビツト仮想アドレス（ＢＲＥＭｉ＝１）によ
って参照される時、６４に／４ＭＢまたは４ＧＢ型のい
かなるセグメントに配置されていてもよい。ＣＡＳＤを
介して参照されるならば、６４に／４ＭＢの型のいかな
るセグメントに配置されていてもよい。セグメン）６４
に／４ＭＢがＳＨＲ及びＡＳＮ＝０、または、レジスタ
ＣＳＲの内容でアクセスできる時、直接参照することが
できる。

実行モードに関係なく、プロシージャ呼び出し機構は、
以下の４つの主な機能を果たす。

ａ）アクセス権、すなわち、各リングの値に応じて呼び
出されるもの（ＡＰＲ）を呼び出す、呼び出し者（ＡＰ
Ｔ）の権利の確認 ｂ）新しいリング番号の決定 Ｃ）スタック及びスタックレジスタの更新ｄ）プロシー
ジャのエントリ点での分岐３２モード及び３２／６４モ
ードでは、コールおよびらリターン機構は、実行モード
の自動変更が必要かどうか及び／または３２ビツト仮想
アドレスを介して直接アクセスすることのできないプロ
シージャディスクリプタの存在するかどうかによって、
僅かに異なる。

以下の説明のために、次のことを定義しておく：・アド
レス空間ＰＣＢ　（ＥＡＰＣＢ）：プロセスが３２モー
ドで実行される時直接アクセスできるセグメントのセッ
ト ・現アドレス空間（ＥＡＣ）： レジスタＣＳＲの内容を介してアクセスできるアドレス
空間ＥＡＸに属するセグメントのセット。

レジスタＣＳＲが０の時、空間ＥＡＰＣＢ及び現アドレ
ス空間ＥＡＣは同一のセグメントのセットである。

・新アドレス空間（ＮＥＡ）： ディスクリプタＣＡＳＤの第２のワードを介してアクセ
スできるアドレス空間に属するセグメントのセット。

プロセスの実行中、本発明は、プロシージャコール及び
対応するリターン時での実行モードのダイナミックな変
化について３つのケースを提供する。これらのケース、
ＤＹＮｌ、ＤＹＮ２及びＤＹＮ３は、各々、第１８図、
第１９図及び第２０図を参照して説明される。

まず、命令カウンタＩＣのレジスタの種々のフォーマッ
トを簡単に説明する。特に、第１６図は、ＴＡＧ＝００
の時、６４モード用の対応するレジスタＩＣのフォーマ
ットを図示したものである。この場合、フォーマット（
ダブルワードを備える）は、ディスクリプタ６４に／４
ＭＢ／ＩＴＳ６４について記載したもとに類似しており
、フィールドＲＩＮＧ　（第６図に図示）とフィールド
ＰＲＮ　（第１６図に図示）とは等価である。ＴＡＧ＝
Ｉ　Ｑの場合、レジスタＩＣのフォーマットは、ディス
クリプタ４ＧＢ／ＩＴＳ６４（第４図に図示）について
記載したものに類似している。３２モード及び３２／６
４モードでは、レジスタＩＣは、１つのワードを備え、
そのフォーマットは、ディスクリプタ６４に／４ＭＢ／
ＩＡＴＳ３２　（第８図に図示）について記載したもの
と類似しており、フィールドＥＡＲ（第８図に図示）と
レジスタＩＣのフィールドＰＲＮとは等価である。３２
モードでは、フィールドＴＡＧは、常に００である。反
対に、３２／６４モードでは、フィールドＴＡＧは、値
００　（レジスタＩＣは、実行されるべき次の命令の仮
想アドレスを含む）または値０１　（命令レジスタの内
容は、実行されるべき次の命令の仮想アドレスを形成す
るレジスタＣＳＲの内容に連結されなければならない）
になることがある。

一般に、所定のアドレス空間ＥＡ内での呼び出すプロシ
ージャＡＰＴから呼び出されるプロシージャＡＰＥへの
、プロシージャディスクリプタＰＤを使用するプロシー
ジャ呼び出し機構は、第１７図に図示した基本的なアウ
トラインに沿って実行される。呼び出し機構でのプロシ
ージャディスクリプタの使用によって、システムの完全
性を確実するのに必要な一貫性のある制御を困難な〈実
施することができる。また、間接機構を使用するソフト
ウェアの慣習によって、実行すべきプログラムの外部の
リファレンスのスタティック及び高性能ダイナミック導
出法のどちらも有することができる（この間接は、第１
７図〜第２０図では、符号ＥＮＴに付した星印（本）に
よって示した）。

これを実施するために、コンパイラは、解くべきリファ
レンスをテーブルにまとめる。このテーブルは、リンク
編集セクションＬＫＳと呼ばれる。

命令コードＣ０ＤＥの外部のプロシージャ呼び出しは、
間接法を使用して、呼び出されるプロシージャＡＰＥの
ディスクリプタＰＤに達する。この方法の利点は、以下
のように、多数あるニーコードとプログラムの外部のリ
ファレンスの独立性を可能にする。

一ローカルサーチ規則を使用することによって、符号の
共有を有するダイナミックリンク編集が可能になる（各
プログラムは、個々の結合の１つのサブセクションを有
する）。

一命令用キャッシュメモリを備える装置内で、外部リフ
ァレンスの導出後、キャッシュメモリを空にせずに、ダ
イナミックリンク編集を実施することができる。

−また、外部リファレンスの導出は、符号内の使用数に
関係なく、−回しか実施されない。

第１の近似では、コンパイラは２つのオブジェクトを生
じさせる。第１のオブジェクトは、オブジェクトコード
Ｃ０ＤＥ　（実行されるべき命令のセット）を含み、第
２のオブジェクトはリンク編集セクションＬＫＳを含む
。このセクションは、解かれるべき外部リファレンスに
よるワードにコードによって使用される定数を足したも
のを含む。

また、付されたテーブルは、外部リファレンスのシンボ
ル名を組む（スタティックまたはダイナミックリンク編
集用）。リンク編集セクションＬＫＳとよびコードＣ０
ＤＥは、セグメント節約のため、同一セグメント内に集
められる。同様に、複数のコンパイル単位もまた一緒に
集められる。

実行中、命令ＥＮＴ　（ＥＮＴＥＲ）は、ベースＢＲ７
に対してディスプレイスメントＸを探す。

すなわち、このレベルで間接（この場合は第１７図に図
示）が存在しない時プロシージャディスクリプタＰＤを
直接探し、または、間接が存在する時（例えば、第１８
図、第１９図及び第２０図に図示した場合）他のアドレ
スディスクリプタを探す。プロシージャディスクリプタ
ＰＤは、アクセス制御（順位付は後）の後に読み出され
、呼び出されたプロシージャでのエントリ点のアドレス
とベースレジスタＢＲ７に配置される値が得られる。

従って、プロシージャ呼び出し機構は、２つの命令ＰＲ
３Ｋ及びＥＮＴを作動させる。第１の命令ＰＲ８Ｋは、
コンテキスト（プロセスに割り付けられたレジスタの瞬
間的な内容のセット）をセーブする役割を果たすスタッ
クゾーンと、パラメータの通過とを用意する。この命令
のアーギュメントは、セーブするレジスタ、パラメータ
ゾーンのサイズ、及び、命令の終点では保持されたゾー
ンにパラメータを配置することのできるアドレスを含む
レジスタ数を指示するマスクＳＡＭである。

第２の命令ＥＮＴは、「制御の移転」、すなわち、実行
すべき命令の新しいコードシーケンスへの移行を実施す
る。呼び出しの準備がそれ自体は呼び出しと別であると
いう事実によって、レジスタを解放して、パラメータの
移行シーケンスを実行することができる。

コンテキストを指し示すレジスタは、呼び出しプロシー
ジャのコンテキストのためのベースレジスタＢＲＯであ
ることに注目すべきである。これは、呼び出し命令ＥＮ
Ｔの実行まで、新しいコンテキストのための命令ＰＲ３
Ｋで記載したレジスタである。ベースレジスタＢＲＯは
対称的にセーブされるので、呼び出し列を遡ることがで
きる。

リターンでは、命令ＥＸＩＴは、コンテキストを取り除
き、セーブした値で種々のレジスタを再初期化する。

・ケース＃ｌ　　（ＤＹＮＩ）：３２モードから３２／
６４モードへ ３２モードから３２／６４モードへの移行は、単純に、
アクセスルートにおけるアドレス空間ディスクリプタＣ
ＡＳＤの変化をプロシージャディスクリプタＰＤに挿入
することによって実施される。ディスクリプタＣＡＳＤ
の２ワードは、６４ビツトアドレスを形成し、それによ
って、プロシージャディスクリプタＰＤの読出しを可能
にする。外部リファレンスの導出は、テーブルＬＫＳま
たはプロシージャディスクリプタのフォーマットの変更
せずに、オペレーティングシステムの制御化で実施され
るので、ディスクリプタＣＡＳＤの挿入は、旧プログラ
ムに全く阻害されない。ディスクリプタＣＡＳＤの第２
のワード（レジスタＣＳＲのものと形態が同一）は、空
間ＥＡＣとして能動化される新アドレス空間ＮＥＡがど
れであるかを示す。

これは、呼び出されるプロシージャのコードまたはリン
ク編集セクションが空間ＥＡＣ内にあることは必要ない
。その全部まはた一部分が空間ＥＡＣ内に配置されてい
る事実は、本発明によって提供される新規な可能性が望
まれる使用法（仮想アドレスの拡張、絶対アドレス指定
、空間ＤＸへのアクセス等）による。

このように、呼び出されるプロシージャＡＰＥに到達す
る第１のディスクリプタがＣＡＳＤ型の場合、例えば、
命令ＩＮＡＴの実行を伴う呼び出しプロシージャ（コー
ル）の時に、ダイナミックな変化が起こる。このアクセ
スは、第１８図に図示した方法によって実施される。命
令カウンタレジスタＩＣは、００にセットされたフィー
ルドＴＡＧを備える３２ビツトフオーマツトを有する。

空間ＥＡＰＣＢでは、レジスタＩＣは、命令コードテー
ブル（テーブルＣ０ＤＥ）でのエントリＥＮＴのアドレ
スを指示する。命令ＥＮＴは、ベースレジスタＢＲ７を
呼び出す間接を示す有効なアドレスとして公知のアドレ
スフィールドを含む（アメリカ合衆国特許第４．３８５
．３５２号及び４．２９７．７４３号を参照）。ベース
レジスタＢＲ７の内容と組み合わされた指示アドレスの
拡張は、リンクテーブル（ＬＫＳ）内のエントリを指示
する。その内容によって、新アドレス空間ＮＥＡに配置
されたＰＤ３２型の実プロシージャディスクリプタＰＤ
を指示することができる。ディスクリプタＰＤのフィー
ルドＴＡＧは、値０１にセットされており、ダブルワー
ドフォーマットを意味する。ディスクリプタＰＤのセグ
メント化されたアドレスフィールドは、ディスクリプタ
ＣＡＳＤの対応するフィールドの内容がロードされてい
る。従って、システムは、従来のように、ディスクリプ
タＰＤの第１のワードを使用して、新アドレス空間ＮＥ
ＡのテーブルＣ０ＤＥ内で呼び出されたプロシージャＡ
ＰＥの命令コードのエントリを決定し、ディスクリプタ
ＰＤの第２のワードを使用して、リンクテーブルＬＫＳ
における対応するエントリを設定し、呼び出されたプロ
シージャＡＰＥを実行するのに必要な情報を検索する。

また、レジスタＩＣのフィールドＴＡＧは、ディスクリ
プタＣＡＳＤの第１のワードのビット２及び３にロード
されている。このディスクリプタは、次に、直接ディス
クリプタ（ＴＡＧ＝Ｏ（１）になる。また、プロセス実
行モードは、３２／６４モード（ＥＳ＝０１）に変化す
る。

リターン命令ＥＸＩＴの実行中、３２／６４モードへの
ダイナミック変化が起こり、呼び出しプロシージャＡＰ
Ｔがそのモードで実行可能ならば、すなわち、言い換え
れば、対応するスタック素子のワードＳＡＭの「フォー
マット」フィールド（最初の４ビツト）が０１００に等
しい時、スタックからシーＺＳが除去される。

・ケース＃２　　（ＤＹＮ２）：３２／６４モードから
３２／６４モードへ（擬似変化） プロセスが３２／６４モードで実行される時、ダイナミ
ックモード変化機構は、現アドレス空間ＥＡＣを変化°
させるのに使用される。この場合、ダイナミック変化機
構は、上記のものに類似しており、第１９図に図示した
ものである。ディスクリプタＣＡＳＤは、新アドレス空
間でプロシージャディスクリプタＤを指示するのに使用
される。また、レジスタＩＣのフィールドＴＡＧは、デ
ィスクリプタＣＡＳＤの第１のワードのビット２及び３
のフィールドにロードされる。さらに、レジスタＣ８Ｒ
は、ディスクリプタＣＡＳＥの第２のワードの内容（前
段の内容は、スタックにセーブされている）がロードさ
れる。プロセスの実行モードは、３２／６４モードのま
まであることが分かる。

・ケース＃３　　（ＤＹＮ３）：３２／６４モードから
３２モードへ プロセスが３２／６４モードで実行される時、命令ＥＮ
Ｔによってダイナミック変化が可能になる。

この変化は、ディスクリプタＣＡＤのビット２及び３の
フィールドが１０の時、実施される。対応するダイナミ
ック変化機構を第２０図に図示した。

再度、ディスクリプタＣＡＳＤを使用して、プロシージ
ャディスクリプタＰＤを選択する。また、レジスタＩＣ
のフィールドＴＡＧは００にセットされ、レジスタＣＳ
ＲはディスクリプタＣＡＳＤの第２のワードの内容がロ
ードされる（前段の内容はスタックにセーブされている
）。さらに、プロセス実行モードは、３２モードに変化
する。

命令ＥＸＩＴが実行される時、ダイナミック変化は、ス
タックのワードＳＡＭの最初の４つのビットの値によっ
て行われる（００００＝３２モード、または、０１００
　＝３２／６４モード）。

このように、実行モードのダイナミック変化によって、
３２ビツトフオーマツトで書き込まれた現プログラムに
対する大きな柔軟性がユーザに与えられる。これらのプ
ログラム（符号を含む）は、６４ビツトメモリ領域ＤＸ
で配置される。また、６４ビットフォーマットに書き込
まれ、３２／６４モードで実行できるプロシージャ及び
その他のプログラム及び／またはサブルーチンを呼び出
すことができる。この実行モードでは、プログラムは、
３２ビツトアドレス指定と６４ビツトアドレス指定の両
方の型のアドレス指定を管理することができる。

本発明は、上記に記載した方法のみに限定されるもので
はなく、様々に変更した、上記の方法を使用するハード
ウェア及びソフトウェアを含む情報処理システムに関す
るものである。本発明によるシステムは、１つまたは複
数の中央プロセッサＣＰＵ１０６及び中央メモリＭＭＵ
　１０２を中心に構成されたプロセッササブシステムを
備え、各プロセッサは、周辺サブシステム１０４、特に
、仮想アドレス用の十分な容量を有する大容量メモリ手
段に対する入力／出力用コントローラＩＯＣ１０８及び
中央メモリ１０２を管理するマイクロプログラム制御さ
れる手段と、ソフトウェア手段、特に、マイクロプログ
ラム制御される手段と協動して本発明による方法を使用
することを可能にするオペレーティングシステムの名で
含まれるプログラムのセットを備える。具体的には、本
発明のコンテキストで記載されたと特定の操作は、ソフ
トウェア及び／またはマイクロプログラミング及び／ま
たは論理回路によって実行される。

【図面の簡単な説明】

第１図は、本発明の方法を使用する情報処理システムの
回路図であり、 第２図は、本発明による仮想メモリのセグメンテーショ
ンの概略図であり、 第３図は、本発明によるメモリ領域の３２及び６４ビツ
トへの組織化の概略図であり、 第４図は、本発明による、サイズが６４ビツトの第１の
データディスクリプタ４ＧＢ／ＩＴＳ６４のフォーマッ
トＦＸ２の概略図であり、 第５図は、第４図に図示したディスクリプタに基づくア
ドレス拡張の概略図であり、 第６図は、本発明による、サイズが６４ビツトの別のデ
ータディスクリプタ６４に／　４　ＭＢ／　Ｉ　Ｔ　Ｓ
６４のフォーマットＦＸＩの概略図であり、第７図は、
第６図に図示したディスクリプタに基づくアドレス拡張
の概略図であり、 第８図は、本発明の実行に使用される、サイズが３２ビ
ツトのデータディスクリプタ６４に／４ＭＢ／ＩＴＳ３
２のフォーマットＦＬの概略図であり、第９図は、本発
明によるレジスタＣＳＲのフォーマットの概略図であり
、 第１０図は、本発明による、フィジカルメモリ中の、サ
イズが６４ビツトの絶対アドレスディスクリプタＡ　Ａ
６４のフォーマットの概略図であり、第１１図（１）及
び第１１図（２）は、本発明によるプロセス制御ブロッ
クＰＣＢの概略図であり、第１２図は、本発明によるス
タック素子の概略図であり、 第１３図は、３２モード及び３２／６４モードで使用さ
れるプロシージャディスクリプタＰ　Ｄ３２の概略図で
あり、 第１４図は、アドレス空間変化の場合に使用されるプロ
シージャディスクリプタＣＡＳＤの概略図であり、 第１５図は、６４モードで使用されるプロシージャディ
スクリプタＰ　Ｄ６４の概略図であり、第１６図は、本
発明で使用される命令カウンタレジスタＩＣの１フオー
マツトの概略図であり、第１７図は、本発明のコンテキ
ストで使用される、プロシージャディスクリプタ型のプ
ロシージャの呼び出しの基本的な機構の概略図であり、
第１８図、第１９図及び第２０図は、本発明で説明した
ケース１．２及び３で、プロセス実行モードのダイナミ
ック変化の機構の概略図である。 （主な参照番号） １００　　・・・プロセッササブシステム１０２　　・
・・中央メモリ １０４　　・・・周辺サブシステム １０６　　・・・中央プロセッサ １０８　　・・・入力／出力コントローラ１１０　　・
・・周辺制御装置

Claims (14)

【特許請求の範囲】
1. （１）仮想アドレス式の情報処理システムにおけるメモ
   リ操作方法であって、 サイズがＮＸビットの論理アドレスの周囲に第１のメモ
   リ領域ＤＸを設け、 上記メモリ領域ＤＸ中に、同一の構造で、サイズがＮＸ
   より小さいＮＬビットの相対アドレス指定を可能にする
   複数のアドレス空間ＥＡＸを決定し、 上記アドレス空間ＥＡＸの１つ（以後、現アドレス空間
   ＥＡＣと呼ぶ）を、サイズがＮＬビットのアドレスの周
   囲に設けられ第２のメモリ領域ＤＬに一時的且つ交換可
   能に割り当てる、 ことを特徴とする方法。
2. （２）対応する空間ＥＡＸの識別子を受けるための少な
   くとも１つのフィールドを含む補足のゾーンを使用して
   、サイズＮＬの相対アドレス指定フォーマットＦＬの拡
   張によって、上記空間ＥＡＸにアクセスするためのサイ
   ズＮＸの第１のアドレス指定フォーマットを構築するこ
   とを含む請求項１に記載の方法。
3. （３）さらに、上記補足のゾーンに含まれる上記現アド
   レス空間ＥＡＣの識別子をリザーブレジスタ（レジスタ
   ＣＳＲ）に記憶することを特徴とする請求項２に記載の
   方法。
4. （４）上記メモリ領域ＤＬは、上記アドレス指定空間Ｅ
   ＡＸの構造と同一構造の永久アドレス指定空間ＥＡＰＣ
   Ｂを備え、該空間ＥＡＰＣＢは値が０に等しい識別子に
   よって上記領域ＤＸ内においてマーク可能である請求項
   １〜３のいずれか１項に記載の方法。
5. （５）上記アドレス指定空間は、場合によっては、複数
   のサイズを備え、及び／または、複数のプロセスによっ
   て分割共有できるセグメント型であることを特徴とする
   請求項１〜３のいずれか１項に記載の方法。
6. （６）サイズＮＸの別のアドレス指定フォーマットＦＸ
   ２からアクセスできる複数のセグメントは、上記メモリ
   ゾーンＤＸ中に形成されることを特徴とする請求項１〜
   ３のいずれか１項に記載の方法。
7. （７）上記フォーマットＦＸ１及びＦＸ２は、上記のフ
   ィジカルメモリにおいて絶対アドレス指定を可能にする
   ことのできる変形ＡＡ６４を内蔵することを特徴とする
   請求項１〜３のいずれか１項に記載の方法。
8. （８）上記アドレス指定サイズＮＸ及びＮＬの両方をサ
   ポートするプロセス実行モード（３２／６４モード）を
   決定することを特徴とする請求項１〜３のいずれか１項
   に記載の方法。
9. （９）上記のアドレス指定サイズＮＬをサポートする別
   のプロセス実行モード（３２モード）を決定し、上記の
   ２つのプロセスモード（３２モード及び３２／６４モー
   ド）はダイナミック変換によって自動的に、または、プ
   ログラミングによって、１つのモードから別のモードの
   切り換えできることを特徴とする請求項８に記載の方法
   。
10. （１０）さらに、 上記のサイズＮＬのアドレス空間、すなわち、上記空間
    ＥＡＸ及び場合によっては上記空間ＥＡＰＣＢとして、
    基本構造が同一のプロシージャディスクリプタを選択し
    、 上記プロシージャディスクリプタＰＤ基本構造が同一の
    アドレス空間変換ディスクリプタ（以下、ＣＡＳＤと呼
    ぶ）を決定し、 所定のアドレス空間で実行できるプロセスで始め、上記
    ＣＡＳＤ型ディスクリプタによって、別のアドレス空間
    で実行されるプロシージャＡＰＤの呼び出しを可能にす
    る、 ことを特徴とする請求項１〜３のいずれか１項に記載の
    方法。
11. （１１）上記ＣＡＳＤ型ディスクリプタは、上記の呼び
    出されたプロシージャＡＰＥを含むアドレス空間の識別
    子と、その新アドレス空間ＮＥＡにおける呼び出された
    プロシージャのポインタを受けるためのフィールドを備
    えることを特徴とする請求項１０に記載の方法。
12. （１２）上記アドレス指定サイズＮＸ及びサイズＮＬの
    両方をサポートする第１及び第２のプロセス（３２／６
    ４モード）を決定し、この２つの実行モードはどちらか
    からもう一方に切り換えることができ、自動切り換えは
    、ＣＡＳＤ型ディスクリプタを表すコード型式のプロシ
    ージャディスクリプタの識別によってプロシージャ呼び
    出しでダイナミックに行われることを特徴とする請求項
    １１に記載の方法。
13. （１３）単位命令を実行するプロセスは、ベースレジス
    タＢＲとして公知のアドレスレジスタを使用し、サイズ
    ＮＬ及びＮＸのベースレジスタの２つのセットを決定し
    、メモリゾーンＢＲＥＭ中に、対応するレジスタＢＲｉ
    にロードされるまたはそれから抽出されるアドレスのサ
    イズＮＬ及びＮＸを示す各ビットＢＲＥＭｉの内容のた
    めのマスクを設け、上記アドレス移動時に、上記対応す
    るサイズビットＢＲＥＭｉの内容でロードされたまたは
    抽出されたアドレスの互換性を確認し、使用できるなら
    ば、該対応サイズビットＢＲＥＭｉの結果として、変化
    させて、自動アドレス縮小または拡張を実行することを
    特徴とする請求項１〜３のいずれか１項に記載の方法。
14. （１４）仮想アドレス式メモリの操作方法を実行する情
    報処理システムであって、１つまたは複数の中央プロセ
    ッサＣＰＵ１０６と中央メモリＭＭＵ１０２を中心にし
    て構成されたプロセッササブシステム１００を備え、各
    中央プロセッサは、特に仮想アドレス指定に十分な大容
    量のメモリ手段を有する周辺サブシステム１０４に動作
    的に接続された入力／出力コントローラＩＯＣ１０８と
    上記中央メモリの管理を実行するためのマイクロプログ
    ラミング制御される手段と、該マイクロプログラミング
    制御される手段と協動して、以下の操作方法を実行する
    オペレーティングシステムの名で集められたプログラム
    のセットを特に含むソフトウェアとを備えており、上記
    操作方法は サイズがＮＸビットの論理アドレスの周囲に第１のメモ
    リ領域ＤＸを設け、 上記メモリ領域ＤＸ中に、同一の構造で、サイズがＮＬ
    ビット（但し、ＮＬはＮＸより小さい）の相対アドレス
    指定を可能にする複数のアドレス空間ＥＡＸを画成し 上記アドレス空間ＥＡＸの１つ（以後、現在のアドレス
    空間ＥＡＣと呼ぶ）を、サイズがＮＸより小さいＮＬビ
    ットのアドレスの周辺に組織化された第２のメモリ領域
    ＤＬに一時的且つ交換可能に割り当てる、 ことを含むことを特徴とする装置。