JPH031264A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、共有バスにローカルメモリを内蔵した複数の
プロセッサモジュールとアクセス元モジュールとが接続
されておりアクセス元モジュールからプロセッサモジュ
ールへのデータ転送を行なうマルチプロセッサシステム
に関する。

（従来の技術） 第２図は本発明が適用されるマルチプロセッサシステム
の構成図である．同図において、メインプロセッサモジ
ュール１と共有メモリモジュール２と磁気ディスク等の
２次記憶モジュール３及び複数台の入出力（以下、Ｉｌ
ｏという。）プロセッサモジュール４−１〜４−ｎが共
有バス５に接続されている。ここでは、メインプロセッ
サモジュール１．共有メモリモジュール２．２次記憶モ
ジュール３のいずれも各１台接続された場合を図示しで
あるが、これらのモジュールが複数台接続されていても
よい。

第３図は、第２図のＩ１０プロセッサモジュールの内部
構成の一例を示すもので、通信制御モジュールの場合を
示している。

第３図において、Ｉ１０プロセッサモジュール４−１（
以下、ｉ＝１．２．・・・、ｎである。）は、通信制御
モジュールとしてのＩ１０プロセッサモジュール自らの
制御を行なうマイクロプロセッサ４１ｉと、マイクロプ
ロセッサ４１−１のプログラムや送受信データや制御情
報を格納するローカルメモリ４２−１と、ローカルメモ
リ４２−１と共有メモリ２（第２図に示す。）との間の
ＤＭＡ転送を行なうＤＭＡコントローラ（以下、ＤＭＡ
Ｃという。）　４３−ｉと、共有バス５とのインタフェ
ースの制御を行なうバスインタフェース制御部４４−１
と、シリアル／パラレル変換やモデム信号の監視、送出
等の回線の制御を行なう回線制御部４５−１と、これら
のマイクロプロセッサ４１ｉとローカルメモリ４２−１
とＤＭＡＣ４３−１とバスインタフェース制御部４４−
１と回線制御部４５−１を接続する内部バス４６−１と
から構成されている。

ここで、ローカルメモリ４２−１は、Ｉ１０プロセッサ
モジュール４−ｉ内のマイクロプロセッサ４１−ｉやＤ
ＭＡＣ４３−ｉからアクセスされると共に、共有バス５
．バスインタフェース制御部４４−１及び内部バス４６
−１を介して他のモジュールからアクセス可能である。

第４図は、共有バス５上でのアドレス空間の従来の割付
けを示す説明図である。同図から判かるように、共有メ
モリモジュール２の共有メモリと各Ｉ１０プロセッサモ
ジュール４−１〜４−ｎのローカルメモリ４２−１〜４
２−ｎ　（以下、ＬＭＩ〜ＬＭｎともいう。）に対して
異なるアドレスが付与される。

第５図は、第３図のＩ１０プロセッサモジュール４−ｉ
内の、バスインタフェース制御部４４−１の従来例を示
すブロック構成図である。

共有バス５上のアドレス信号は、各Ｉ１０プロセッサモ
ジュール４−ｉ　　（ｉ＝１，２．−”、ｎ）のアドレ
ス−数構出回路１０１に入力される。このアドレス−数
構出回路ｌｏｔでは、アドレス信号が自ローカルメモリ
４２−１に割付けられたアドレスか否かをチエツクする
。そして、アドレス−数構出回路＋０１は、アドレス信
号が自ローカルメモリ４２−１に割付けられたアドレス
と一致すると、アドレス−数構出回路１０１の出力によ
りタイミング制御回路１０２に起動がかかる。そしてタ
イミング制御回路１０２の出力によりアドレス変換回路
１０３とデータバッファ１０４が能動化される。これに
よりアドレス変換回路＋０３及びデータバッファ１０４
．内部バス４６−１を介してローカルメモリ４２−ｉ　
（第２図）がアクセスされる。ここで、アドレス変換回
路１０３は、共有バス５上でのローカルメモリ４２−４
２−１（Ｌのアドレスマツピング（第４図）と、内部バ
ス４６−１上でのローカルメモリ４２−１のアドレスマ
ツピングの相違を吸収するものである。

ＤＭＡＣ４３−ｉ　（第３図）が共有バス５上の他のメ
モリ（共有メモリモジュール２の共有メモリや他のＩ１
０プロセッサモジュールのローカルメモリ）をアクセス
する場合は、タイミング制御回路＋０２が起動され、ア
ドレスレジスタ１０５及びデータバッファ１０４を介し
て共有バス５がアクセスされる。

また、ライトレジスタ１０６及びリードレジスタ１０７
は、メインプロセッサモジュール１（第２図）とＩ１０
プロセッサモジュール４−ｉ内のマイクロプロセッサ４
１−ｉとの間の情報転送を行なうためのものである。こ
こで、メインプロセッサモジュール１からマイクロプロ
セッサ４１−１への情報転送（メインプロセッサモジュ
ール１が書込み、マイクロプロセッサ４１−１が読み込
む）を行なうのが、ライトレジスタ１０６であり、その
逆の動作を行なうのがリードレジスタ１０７である。こ
れらのライトレジスタ＋０６及びリードレジスタ１０７
はタイミング制御回路１０２により制御される。

以上説明したシステムにおいて、各Ｉ１０プロセッサモ
ジュール４−１〜４−口へのＩＰＬ（イニシャル・プロ
グラム・ローディング）の方法を第６図及び第７図に示
す。なお、２次記憶モジュール（ここでは、磁気ディス
クモジュールの場合を示す。）３に格納されているプロ
グラムａをＩ１０プロセッサモジュール４−１〜４−　
（ｎ−１）のローカルメモリ４２−１〜４２−　（ｎ−
１）へ、プログラムｂをＩ１０プロセッサモジュール４
−ｎのローカルメモリ４２−ｎへ夫々ローディングする
場合を例にとって説明する。

先ず、ＩＰＬの第１の方法は、第６図（ａ）に示すよう
に、磁気ディスクモジュール３の内蔵するＤＭＡＣ（図
示しない）を用いて、磁気ディスクモジュール３のプロ
グラムをＩ１０プロセッサモジュール４−１〜４−口の
ローカルメモリ４２−１〜４２−ロヘローディングする
ものである。従って、図示の例では、プログラムａを磁
気ディスクモジュール３のメモリ領域３１からローカル
メモリ４２−１〜４２−（ロー１）へ、プログラムｂを
磁気ディスクモジュール３のメモリ領域３２からローカ
ルメモリ４２−ｎヘローディングするものであり、ＩＰ
Ｌ時間は、第６図（ｂ）に示すように各Ｉ１０プロセッ
サモジュールへのローディング時間を、夫々Ｔとすると
、ＴＸｎとなる。なお、ＤＭＡ■はＤＭＡＣを用いて磁
気ディスクモジュール３からＩ１０プロセッサモジュー
ル４−ｉのローカルメモリ４２−１へのローディング時
間を示している。

次にＩＰＬの第２の方法は、第７図（ａ）に示すように
磁気ディスクモジュール３から一旦共有メモリモジュー
ル２の共有メモリへ磁気ディスクモジュール３の内蔵す
るＤＭＡＣを用いてＤＭＡ転送し、次に前記共有メモリ
からＩ１０プロセッサモジュール４−１〜４−ｎのロー
カルメモリ４２−１〜４２−ｎに対しローディングする
ものである。この方法では、各Ｉ１０プロセッサモジュ
ール４−１〜４−ｎは、夫々ＤＭＡＣ４３−１〜４３−
口を持っている。従って、図示の例では、第７図（ａ）
に示すように磁気ディスクモジュール３のメモリ領域３
１から共有メモリモジュール２の共有メモリのメモリ領
域２１．２２へプログラムａ、ｂを順次ＤＭＡ転送する
（この場合の転送時間を夫々ＤＭＡ■。

ＤＭＡ■で示す。）。プログラムｂを磁気ディスクモジ
ュール３から共有メモリモジュール２の共有メモリのメ
モリ領域２２にＤＭＡ転送するとき、同時に、前記共有
メモリのメモリ領域２１からプログラムａをＩ１０プロ
セッサモジュール４−１〜４−　（ｎ−１）のローカル
メモリ４２−１〜４２−　（ｎ−１）に対しローディン
グする（この場合のローディング時間を夫々ＤＭＡ■、
ＤＭＡ■、・・・の如く示す。）。この後、プログラム
ｂを前記共有メモリのメモリ領域２２からＩ１０プロセ
ッサモジュール４−ロのローカルメモリ４２−口にロー
ディングする。この方法は、同一プログラムを前記共有
メモリから複数のＩ１０プロセッサモジュールに同時に
ローディングすることができるので、同一プログラムを
複数のＩ１０プロセッサモジュールにローディングする
場合に有効である。

（発明が解決しようとする課題）　　　１．、。

しかしながら、上述したＩＰＬの方法は、次のような欠
点を有していた。

（１）ＩＰＬの第１の方法では、磁気ディスクモジュー
ル３から個々のＩ１０プロセッサモジュール４−１〜４
−ｎに対し順番にプログラムをローディングするため、
すべてのＩ１０プロセッサモジュール４−１〜４−ｎに
対するローディングが完了するまでの時間（ＩＰＬ時間
）は、第６図（ｂ）に示すように、ＴＸｎ　（ここに、
ＴニーつのＩ１０プロセッサモジュールに対するローデ
ィング時間、ｎ：Ｉ１０プロセッサモジュールの台数）
で与えられ、Ｉ１０プロセッサモジュールの台数ｎに比
例する。従って、Ｉ１０プロセッサモジュールの台数ｎ
が多い場合、ＩＰＬ時間が増大する欠点があった。

（２）　また、ＩＰＬの第２の方法では、転送すべきプ
ログラムの種類が増えるに従って、すべての、■１０プ
ロセッサモジュールに対するローディングが完了するま
での時間（ＩＰＬ時間）も増加していく。

特に第２の方法は、第１の方法に比べ、−旦共有メモリ
モジュール２の共有メモリへプログラムを転送する時間
が必要であり、このためＩ１０ブロセッサモジュール毎
にローディングすべきプログラムが異なる場合には、第
１の方法よりも多くのローディング時間（Ｉ　ＰＬ時間
）を必要とする欠点があった。

以上は、ＩＰＬの場合について説明したけれども一般に
データを転送する場合についても同様のことがいえる。

そこで、本発明の目的は、プロセッサモジュールの台数
や転送すべきデータやプログラムの種類に影響されるこ
となく、データ転送時間（ローディング時間）の短縮を
図るようにしたマルチプロセッサシステムを提供するこ
とにある。

（課題を解決するための手段） 本発明は、ローカルメモリを内蔵した複数のプロセッサ
モジュールとローディングすべきデータを有するアクセ
ス元モジュールとが共有バスに接続されており、アクセ
ス元モジュールから前記マルチプロセッサモジュールの
ローカルメモリへデータ転送を行なうシステムにおいて
、前記各プロセッサモジュールは、自プロセッサモジュ
ールのローカルメモリが所属するグループを示すマルチ
キャストアドレスと入力アドレスとの一致を検出するマ
ルチキャストアドレス一致検出手段と、前記複数のプロ
セッサモジュール全てのローカルメモリがアクセスされ
るブロードキャストアドレスと人力アドレスとの一致を
検出するブロードキャストアドレス一致検出手段とを備
え、前記マルチキャストアドレス一致検出手段や前記ブ
ロードキャストアドレス一致検出手段により一致検出が
行なわれると、前記アクセス元モジュールからのデータ
を該当する前記プロセッサモジュールのローカルメモリ
へ転送するようにしてなるものである。

（作用） 従って、プロセッサモジュールにおいて、マルチキャス
トアドレス一致検出手段やブロードキャストアドレス一
致検出手段により入力アドレスがマルチキャストアドレ
スやブロードキャストアドレスと一致した場合に、アク
セス元モジュールからのデータをプロセッサモジュール
のローカルメモリへ取り込むことができる。

よって、データを同時にアクセス元モジュールから多く
のプロセッサモジュールに転送することができるので、
プロセッサモジュールの台数や転送すべきデータやプロ
グラムの種類に影響されることなく、データ転送時間（
ローディング時間）の短縮を図ることができる。

（実施例） 次に本発明の実施例について、図面を用いて説明する。

先ず、第２図は本発明が適用されるマルチプロセッサシ
ステムの一例を示す構成図、第３図は第２図のＩ１０プ
ロセッサモジュールの内部構成の一例を示すブロック図
であり、これら第２図、第３図については前述したので
説明を省略する。

第１図は第３図のバスインタフェース制御部４４−１の
本発明実施例を示すブロック構成図である。なお、第１
図において、第５図と同じものあるいは同じ機能を有す
るものには同符号を用いている。

第１図について説明する前に第８図について説明する。

第８図は本発明における共有バス５上でのアドレス空間
の割付けを示す図である。同図において、ブロードキャ
ストアドレスとは、すべてのＩ１０プロセッサモジュー
ル４−１〜４−ｎのローカルメモリ４２−１〜４２−ｎ
に対しアクセス可能な領域のアドレスであり、図示の如
くすべてのローカルメモリ４２−１〜４２−ｎ　（Ｌ　
Ｍ　１〜Ｌ　Ｍ　ｎ　）が共有バス５のアドレス空間の
うち、同一領域に割付けられている。マルチキャストア
ドレスとは、Ｉ１０プロセッサモジュールを複数のグル
ープに分けた時のグループの番号により該グループに属
する全てのＩ１０プロセッサモジュールのローカルメモ
リに対しアクセス可能な領域のアドレスである。第８図
の例では、Ｌ’ＭＩとＬＭ２がマルチキャストアドレス
ｌに、ＬＭｎがマルチキャストアドレス２に割付けられ
ている。

なお、ブロードキャストアドレス及びマルチキャストア
ドレスのいずれの領域においても、該当するＩ１０プロ
セッサモジュールのローカルメモリ（ＬＭ）への書込み
動作のみが許され、読出し動作は行なえない。

また、第８図の例では、共有バス５のアドレス空間を１
６Ｍバイト、各Ｉ１０プロセッサモジュール４−１〜４
−ｎのローカルメモリ４２−１〜４２−ｎ（ＬＭ１〜Ｌ
Ｍｎ）のアドレス空間を１Ｍバイトとし、メモリの若番
から共有メモリの領域１個別アドレスの領域（個々のＬ
Ｍ１＝ＬＭｎのアドレスの領域）、マルチキャストアド
レスの領域、ブロードキャストアドレスの領域の順に割
付けているが、本発明は必ずしもこの様な割付けに限定
されるものではない。

次に第１図におけるブロードキャストアドレス−数枚出
回路２０１及びマルチキャストアドレス−数枚出回路２
０２について説明する。

ブロードキャストアドレス−数枚出回路２０１は、固定
ビットパターン（ブロードキャストアドレス）と共有バ
ス５上のアドレス信号を比較する。第８図のアドレス割
付けの例においては、ブロードキャストアドレス−数枚
出回路２０１はアドレスＡ２３〜Ａ２０（アドレス線の
ＭＳ８４ビット）が“’１１１１“　（固定ビットパタ
ーン）であるか否かを比較する。共有バス５上のアドレ
スがブロードキャストアドレスであると、ブロードキャ
ストアドレス−数枚出回路２０１は、ブロードキャスト
アドレスの一致を検出し、その検出出力はオア回路２０
４を通してアンド回路２０５に供給され、ここで、ライ
ト指示信号とアンドがとられる。即ち書込み動作時のみ
、オア回路２０６を通してタイミング制御回路１０２に
供給され、タイミング制御回路１０２が起動される。

マルチキャストアドレス−数枚出回路２０２は、グルー
プアドレスレジスタ２０３の出力（自Ｉ１０プロセッサ
モジュールのグループアドレス）と共有バス５上のアド
レス信号を比較する。第８図のアドレス割付けの例にお
いて、Ｉ１０プロセッサモジュール１　（ＬＭＩ）につ
いて述べれば、予めグループアドレスレジスタ２０３に
は、グループ番号“Ｅ”（１１１０）が書込まれている
。従って、マルチキャストアドレス−数枚出回路２０２
は、共有バス５上のアドレスＡ２３〜Ａ２゜が“１１１
０”である時、一致がとられ、前述のブロードキャスト
アドレスの場合と同様にタイミング制御回路１０２が起
動され、ローカルメモリへ書込み動作が行なわれる。

なお、オア回路２０６の他方の入力端は個別アドレス−
数枚出回路１０１（前述したアドレス−数枚出回路１０
１と同じものである。）の出力端に接続されている。

次にタイミング制御回路１０２の動作を第９図を用いて
説明する。なお、第９図は、第１図のタイミング制御回
路１０２の動作例を示すタイムチャートである。

共有バス５からバスインタフェース制御部４４−１に対
し、アドレス、ライトデータ及びライト信号が第９図（
ａ）〜（ｃ）に示す如く供給される。

ブロードキャストアドレス−数枚出回路２０１又はマル
チキャストアドレス−数枚出回路２０２から、ここでは
たとえばマルチキャストアドレス−数枚出回路２０２か
らアドレス−数構出信号が同図（ｄ）に示す如く出力さ
れると、タイミング制御回路１０２は制御信号である共
有バス５上のレディ信号を同図（ｉ）に示す如くオンと
する。なお、タイミング制御回路＋０２が起動されるこ
とにより、アドレス変換回路＋０３やデータバッファ１
０４などが能動化される。

次に、共有バス５よりＩ１０プロセッサモジュール４−
ｉ内のバスインタフェース制御部４４−１を介して内部
バス４６−１を獲得し、ローカルメモリ４２−１へのア
クセスを行なう（第３図）。即ち、ローカルメモリ（Ｌ
Ｍ）４２−ｉのアドレス（ＬＭアドレス）、データ（Ｌ
Ｍライトデータ）、ライトパルス（ＬＭライト信号）は
、共有バス５よりバスインタフェース制御部４４−ｉ、
内部バス４６−１を介してローカル・メモリ４２−１へ
供給される。この場合、バスインタフェース制御部４４
−１において、ＬＭアドレスはアドレス変換回路１０３
を介し、ＬＭライトデータはデータバッファ１０４を介
し、ＬＭライト信号は制御信号線、タイミング制御回路
＋０２を介して内部バス４６−ｉ　（制御バスは図示せ
ず）へと供給されることになる。

但し、内部バス４６−ｉは、マイクロプロセッサ４１−
ｉや他のコンポーネントによって使用されている場合が
あり、内部バス４６−１を獲得するまでの時間は、アク
セス毎に異なるし、Ｉ１０プロセッサモジュール毎にも
異なる。

次にローカルメモリ４２−ｉへの書込み動作が完了する
と、ローカルメモリ４２−１から第９図（ｈ）に示すよ
りなＬＭレディ信号が内部バス（制御バス）　４６−ｉ
を介してタイミング制御回路１０２へ送出される。これ
により、タイミング制御回路１０２は、同図（ｉ）に示
すように共有バス５上のレディ信号をオフとすると共に
、同図（ｅ）〜（ｇ）に示すように内部バス４６−ｉへ
のアクセスを完了する。

共有バス５上のレディ信号は、第１０図に示すようにワ
イヤードオアを形成している。即ち共有バス５に接続さ
れた複数のＩ１０プロセッサモジュールが起動された時
、最も遅れてレディ信号を返したＩ１０プロセッサモジ
ュールに同期してレディ信号はオフとなる。

次に、Ｉ１０プロセッサモジュールのローカルメモリへ
のアクセス元のモジュール、ここでは磁気ディスクモジ
ュール３は、レディ信号のオンからオフへの変化を検出
し、ローカルメモリへのアクセスを完了し、共有バス５
上へのアドレス。

データ、ライト信号の送出を停止する［同図（ａ）〜（
ｃ）］、これによりＩ１０プロセッサモジュール内のア
ドレス−数構出信号は停止し［同図（ｄ）］、タイミン
グ制御回路１０２は一連の動作を完了する。

ここで、第１Ｏ図について簡単に説明する。第１Ｏ図は
、共有バス５上でのレディ信号のワイヤードオア形成及
びアクセス元モジュール（ここでは磁気ディスクモジュ
ール３）でのアクセス完了信号の検出の説明図である。

同図において各Ｉ１０プロセッサモジュール４−ｉのバ
スインタフェース制御部４４−ｉのタイミング制御回路
１０２内のトランジスタ６をオンとする（この場合、い
ずれか一つのＩ１０プロセッサモジュールのトランジス
タ６をオンとする）ことにより、レディ信号はオンとな
り、また最も遅れてトランジスタ６をオフとしたＩ１０
プロセッサモジュールに同期してレディ信号はオフとな
る。

また、アクセス元モジュール（磁気ディスクモジュール
３）でのアクセス完了信号の検出について説明する。７
．８はＤ型フリップフロップ、９はアンド回路である。

レディ信号がオンすると、Ｄ型フリップフロップ７の出
力Ｑは論理“０°°となり、アンド回路９の一方に入力
される。このときアンド回路９の他方の入力にはＤ型フ
リップフロップ８の出力σは論理“ｌ”である。従って
アンド回路９の出力は論理“０”となる。次に、レディ
信号がオフになるとＤ型フリップフロップ７の出力Ｑは
論理“１“となり、アンド回路９の出力は論理“１”と
なる。次にＤ型フリップフロップ８の出力ｑがクロック
信号により反転し、アンド回路９の出力は論理“０”と
なる。このようにして、Ｄ型フリップフロップ７゜８と
アンド回路９からなる立上がり検出回路にて、レディ信
号のオンからオフへの変化を検出しローカルメモリへの
アクセス完了信号を得ている。

次に本発明のＩＰＬ動作について第１１図を用いて説明
する。メインプロセッサｌは、各■１０プロセッサモジ
ュール４−１〜４−ｎのバスインタフェース制御部４４
−１〜４４−ｎ内のグループアドレスレジスタ２０３（
第１図）（第１１図には図示せず）にグループ番号を書
込んだ後に、磁気ディスクモジュール３の内蔵するＤＭ
ＡＣを用いてマルチキャストアドレス空間へのＤＭＡ転
送を行なう。

例えば、メモリ領域３１のプログラムａをマルチキャス
トアドレス１へ転送する。これによりマルチキャストア
ドレスｌに割付けられているローカルメモリ（第８図の
例ではＬＭＩとＬＭ２）は、同時に書込み動作が行なわ
れる。次に磁気ディスクモジュール３のメモリ領域３２
のプログラムｂを磁気ディスクモジュール３の内蔵する
ＤＭＡＣを用いて従来通りのＤＭＡ転送を行なう。なお
、マルチキャストアドレスを用いて、Ｉ１０プロセッサ
モジュールのローカルメモリへの書込み動作については
、前述した通りである。

このようにして、第１１図（ｂ）に示すように、磁気デ
ィスクモジュール３よりローディングすべきプログラム
の種類の数だけ転送を行なえば、すべてのＩＰＬが完了
する。

以上の説明から判かるように、同一プログラムを複数の
Ｉ１０プロセッサモジュールにローディングする場合、
マルチキャストアドレスもしくはブロードキャストアド
レスを用いてＩＰＬを行なうことにより、ローディング
時間（ＩＰＬ時間）を短縮することができる。このＩＰ
Ｌ時間の短縮の効果は、特に従来の第１の方法よりも優
れていることはもちろんであるが、更に共有メモリモジ
１−ル２の共有メモリへのＤＭＡ転送が不要であるので
、従来の第２の方法に比べても優れている。

また、すべてのＩ１０プロセッサモジュールに異なるプ
ログラムをローディングする場合においても、従来の第
１の方法と同じ時間で可能であり、従来の第２の方法の
欠点の解決が図られている。

更に、第１１図（ａ）におけるプログラムａ。

ｂの共通部分（すべてのＩ１０プロセッサモジュールに
おいて必要としている場合）をブロードキャストアドレ
スを用いて転送（すべての■１０プロセッサモジュール
への転送）を行なうことにより、より一層のＩＰＬ時間
の短縮を図ることができる。

以上は、ＩＰＬの実施例について説明したけれども、一
般にデータを転送する場合についても同様のことがいえ
る。

本発明は本実施例に限定されることなく、本発明の要旨
を逸脱しない範囲で種々の応用及び変形が考久られる。

（発明の効果） 上述したように本発明を用いれば、データを同時にアク
セス元モジュールから多くのプロセッサモジュールに転
送することができるので、プロセッサモジュールの台数
や転送すべきデータやプログラムの種類に影響されるこ
となく、データ転送時間（ローディング時間）の短縮を
図ることができるなどの効果を奏する。

【図面の簡単な説明】

第１図は本発明に係るバスインタフェース制御部の一実
施例を示すブロック構成図、第２図は本発明が適用され
るマルチプロセッサシステムの構成を示す図、第３図は
第２図のＩ１０プロセッサモジュールの内部構成の一例
を示すブロック図、第４図は共有バス上でのアドレス空
間の従来の割付けを示す説明図、第５図は第３図のバス
インタフェース制御部の従来例を示すブロック構成図、
第６図及び第７図は夫々従来における各Ｉ１０プロセッ
サモジュールへのＩＰＬの方法を示す説明図、第８図は
共有バス上でのアドレス空間の本発明の割付けを示す説
明図、第９図は第１図のタイミング制御回路の動作例を
示すタイムチャート、第１０図は共有バス上でのレディ
信号のワイヤードオア形成及びアクセス元モジュール（
ｌｉｆｌ気ディスクモジュール３）でのアクセス完了信
号の検出の説明図、第１１図は本発明に係るＩＰＬの方
法を示す説明図である。 ３・・・２時記憶モジュール、 ４−！〜４−ｎ・・・Ｉ１０プロセッサモジュール、５
・・・共有バス、 ４２−１〜４２−ｎ（ＬＭＩ〜ＬＭｎ）・・・ローカル
メモリ、１０３・・・アドレス変換回路、 １０４・・・データバッファ、 ２０１・・・ブロードキャストアドレス一致検出回路、
２０２・・・マルチキャストアドレス一致検出回路、２
０３・・・グループアドレスレジスタ。 特許出願人　沖電気工業株式会社 第３図 従犬にかする共鳴バフ上ゴのアドルス空間り裏１ｙ１寸
は図第４図 第６図（ａ） 第６図（ｂ） 第７図（０）

Claims (1)

1. 【特許請求の範囲】 ローカルメモリを内蔵した複数のプロセッサモジュール
   とローディングすべきデータを有するアクセス元モジュ
   ールとが共有バスに接続されており、アクセス元モジュ
   ールから前記マルチプロセッサモジュールのローカルメ
   モリへデータ転送を行なうシステムにおいて、 前記各プロセッサモジュールは、 自プロセッサモジュールのローカルメモリが所属するグ
   ループを示すマルチキャストアドレスと入力アドレスと
   の一致を検出するマルチキャストアドレス一致検出手段
   と、 前記複数のプロセッサモジュール全てのローカルメモリ
   がアクセスされるブロードキャストアドレスと入力アド
   レスとの一致を検出するブロードキャストアドレス一致
   検出手段とを備え、 前記マルチキャストアドレス一致検出手段や前記ブロー
   ドキャストアドレス一致検出手段により一致検出が行な
   われると、前記アクセス元モジュールからのデータを該
   当する前記プロセッサモジュールのローカルメモリへ転
   送するようにしたことを特徴とするマルチプロセッサシ
   ステム。