JPS62145345A - 直接メモリアクセス間隔制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 直接メモリアクセス間隔制御方式であって、直接メモリ
アクセス（以下ＤＭＡと称する）を規定の間隔で処理す
る時、特に転送速度を問題としないメモリ間のＤＭＡ転
送と、高速性を要する［１ＭＡ転送とが競合すると、ど
ちらか一方のＤＭＡ転送を禁止していたのに対して、転
送速度を特に問題としないメモリ間のＤＭＡ転送間隔を
制御することにより、競合時もどちらか一方のＤＭＡ転
送を禁止することなく、しかも高速性を要するＤＭＡ転
送もエラー発生なく　ＤＭＡ転送することが可能となる
。

〔産業上の利用分野〕

本発明は、特に転送速度を問題としないメモリ間のＤＭ
Ａ転送と、高速性を要するＤＭＡ転送とが競合した場合
の直接メモリアクセス間隔制御方式に関する。

メインシステム（例えば、デュアルプロセッサにおける
メインプロセッサが制御するシステム）と、それに従属
するスレーブシステム（例えば、入出力制御プロセッサ
が制御するシステム）及び入出力装置（以下Ｉ１０と称
する）とから構成されるシステム間でデータの遺り取り
を行う場合の１つの方法として、ＤＭＡ方式がある。

このＤＭＡ方式は、プロセッサ（以下ＣＰＵと称する）
の動作とは独立にメモリ（ＲＡＭ）　　とメモリ（ＲＡ
Ｍ）との間、又はメモリ（ＲＡＭ）　とＩｌｏとの間の
データ転送を所定間隔を持って行う方式である。

この方式で、例えばＩｌｏがハードディスクである場合
は、メモリ（ＲＡＭ）　とＩｌｏとの間のＤＭＡは高速
性が要求される。

一方、メモリ（ＲＡＭ）　とメモリ（ＲＩＩＩＭ）　　
との間のＤＭＡは特に転送速度を問題とせず、かかる２
つの叶Ａが競合した場合、効率的にＤＭＡ転送が実行さ
れる方式の開発が要望されている。

〔従来の技術と発明が解決しようとする問題点〕第３図
は従来例を説明するブロック図を示す。

本ブロック図は、例えばデュアルプロセッサ方式を採用
している端末機において、端末機全体の制御及びｌ１０
３より受は取ったデータの演算を行うメインシステム１
と、 Ｉ１０３の制御を専門εこ行う、例えばＩ１０制？１１
装置に相当するスレーブシステム２と、 スレーブシステム２の制御下にあるｌ１０３とから構成
されている。

又、メインシステム１は、 メインシステム１内のｆ）ｊ作詞′４１１１　／動作監
視及び外部との信号の遺り取りの制御を行うｃｐＵｌｔ
と、メモリ（ＲＡＭ）１３に格納しているか又は格納す
るデータのＤＭＡを制御するＤＭＡ制御装置（以下ＤＭ
ＡＣと称する）１２と、 データを記録したり、記録したデータの転送をＤＭＡＣ
の制御のちとにＤＭＡで行うメモリ（１？ＡＭ）　１３
とから構成されている： 更に、スレーブシステム２もメインシステム１と同様な
機能を有するＣＰｔ１２１　、　ＤＭＡＣ２２，メモリ
（ＲＡＭ）２３　と、 ＣＰＵ１１又はＣＰｔ１２１からＤＭＡ制御情報が書込
まれ、それにより相手システムのＣＰｔ１２１又はＣＰ
ＩＪｌｌに対して介入要求信号（以下ｉＲＱと称する）
■′又は■を送出する叶Ａレジスク２４と、 スレーブシステム２とメインシステム１との間でＤＭＡ
されるデータを一時的に格納するデータバッファ２５と
から構成されている。

次に、上記のように構成されているシステムにおイテ、
ＣＰＵＩＩからＣＰＵ２１　ヘｆ７１ＣＰＵ間ＤＭＡを
行い、その時■１０３とＣＰＵ２１　との間のＤＭＡが
競合した場合を例として、その動作を説明する。

尚、メインシステム１とスレーブシステム２との間のＤ
ＭＡ間隔は予め固定された間隔で行われ、スレーブシス
テム２とｌ１０３との間のＤＭＡ間隔は、メインシステ
ム１とスレーブシステム２とより高速度に実施されるも
のとする。

メインシステム１のｃｐｕｔｔはＤＭＡＣ１２に対して
ＯＭ八へ理を行うための準備をデータバスａを通じて指
示し、同時にデータバスａを通じてＤＭＡ　レジスタ２
４にスレーブシステム２のＤＭＡ制御情幸艮を書込む。

ＤＩ’ｌＡ　レジスタ２４にＤＭＡ　１ｌｉｌ制御情報
が書込まれると、ＤＭＡ　レジスタ２４からスレーブシ
ステム２のＣＰ［Ｉ２１に対してｉＲＱ■′が発生し、
スレーブシステム２のＣＰｔ１２１はＤＭＡ　レジスタ
２４からＤＭＡ制御情報を読取り、読取ったＤＭＡ制御
情報により、スレーブシステム２内データバスＣを通じ
てＤＩ’１ＡＣ２２に対して、メインシステム１からの
ＤＭＡデータを受は取るための準備を指示する。

準備が終了すると、ＤＭＡＣ２２は叶へ要求信号■をメ
インシステ１内ＤＭＡＣ１２に対して送出する。叶ＡＣ
１２は、同時にアドレスバスｂを通じてメモリ（Ｒ静）
１３の指定番地の内容をＤＭＡでデータバッファ２５に
転送する。

データバッファ２５へＤＭＡデータの転送が終了すると
、同時にＤＭＡＣ１２からスレーブシステム２のＤ１八
Ｃ２２に対して、ＤＭＡ応答信号■が送出され、ＤＭＡ
データの受は入れの準備を行わせる。

その後、ＤＭＡデーデーは入れ準備が終了すると、デー
タハソファ２５にラッチされているデータがスレーブシ
ステム２のメモリ（ＲＡＭ）　２３に対してＤＭＡ転送
される。又、ＤＭＡ転送が終了すると、次のＤＭＡ要求
信号■がＤＭＡＣ２２より送出される。

尚、スレーブシステム２からメインシステム１へのＤＭ
Ａ転送を行う場合は信号の遺り取りが反対となる。即ち
、ＤＭＡ　レジスタ２４へのＤＭＡ制御情報の書込みは
ＣＰＵ２１から行い、ｉＲＱ■はＣＰＵＩＩに対して送
出される。但し、ＤＭＡ要求信号■とＤ？’ｌＡ応答信
号応答信号係はメイン−スレーブ（Ｍ−５）の時と同じ
である。

一方、スレーブシステム２とｌ１０３との叶＾転送は、
例えばスレーブシステム２からｌ１０３へＤＭＡ転送が
行われる場合、ｌ１０３からのＤＭＡ要求信号■とスレ
ーブシステム２からのＤＭＡ応答信号■との遺り取りに
て行われる。

以上のような要領で、それぞれデータ転送が叶Ａで行わ
れる場合、特に転送速度を問題としないメモリ（ＲＡＭ
）１３とメモリ（ＲＡ門）２３とのＤＭＡと、高速性が
要求されるスレーフシステム２とｌ１０３　（例えば、
ハードディスクを有する場合）とのＤＩ’ｌＡが競合す
る場合、スレーブシステム２とｌ１０３とのＤＭＡ間に
メインシステム１とスレーブシステム２とのＤＭＡ　も
実行されると、このスレーブシステム２と１１０３との
ＤＭＡは待機状態となることがある。

従って、高速性が要求されるＤ　、１．Ｉ　Ａは競合に
よりそのＤＭＡ転送速度が落ちて、スレーブシステム２
とｌ１０３間のＤＭＡにエラーが発生してしまう。そご
で、競合によるエラー発生を防止するためには、どちら
かのＤＭＡを禁止しなければならないと言う問題点があ
った。

〔問題点を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

本発明の原理ブロック図は第３図で説明したメインシス
テム１．スレーブシステム２．　ｌ１０３とから構成さ
れており、 特にスレーブシステム２は第３図で説明したＣＰＯ２１
、ＤＭＡＣ２２，メモリ（ＲＡＭ）２３等に対して、メ
インシステム１とスレーブシステム２とのＤＭＡ間隔を
ＣＰＵ２１にて任意に設定可能なデータ転送間隔設定手
段２６（尚、第１図ではタイマとして表示し、以降はタ
イマと称する）を追加して構成している。

〔作用〕

データ転送速度を特に問題としないメインシステムとス
レーブシステムとのメモリ間の叶Ａ間隔をタイマで任意
に設定し、このＤＭＡ間隔間に高速性を要するスレーブ
システムとＩｌｏとの間のＤＭＡを行うように制御する
ことにより、高速性を要するＤＭＡが特に高速性を要し
ない聞＾と競合しても、高速性を要するＤＭＡでのエラ
ー発生が防止され、どちらか一方のＤＩＩＡ転送を禁止
することなく、しかもその転送速度を落とすことなくＤ
？Ｉ＾転送が可能となる。

〔実施例〕

以下本発明の要旨を第２図に示す実施例により具体的に
説明する。

第２図は本発明の詳細な説明するブロック図を示す。尚
、全図を通じて同一符号は同一対象物を示す。

次に、本実施例の動作を説明する。尚、本実施例の動作
は、特に転送速度を問題にしないメインシステム１とス
レーブシステム２とのＤＭＡと、高速性を必要とするス
レーブシステム２と１１０３とのＤＭＡが競合する場合
を前提とし、その動作説明を行う。

又、データ転送はメインシステム１からスレーブシステ
ム２へ、及びスレーブシステム２からｌ１０３へ行われ
るものとする。

（１１，ＣＰＵＩＩからＤＭＡ　レジスタ２４に叶へ制
御情報の書込みが行われると、ＤＭＡ　レジスタ２４か
らＣＰｔ１２１に対してｉＲＱ■′が発生し、そのｉＲ
Ｑ■′によりＣＰＵ２１は、ＤＭＡ　レジスタ２４から
ＤＭＡ制御情報を読取り、ｌ１０３等他とのＤ？ｉＡを
考＋、ｓ、　してタイマ２６に対して、メインシステム
１とスレーブシステム２との間のＤＭＡ間隔をセットす
る。

又、ＤＭＡＣ２２に対してＤＭＡデータを受は取るため
のＡ’＝　（ｉＭをさせ、それが終了するとＤＭＡ要求
要求信号表インシステム１に対して送出される。

（２）、メインシステム１はスレーブシテスム２からの
ＤＭＡ要求要求信号表りＤ？ｌＡを開始し、ＤＭＡデー
タをデータバッファ２５にＤＭＡすると共に、ＤＭＡ応
答信号■をスレーブシテスム２に対して出力する。

（３）、メインシステムｌよりのＤＭＡ応答信号■によ
り、スレーブシテスム２のＤＭＡＣ２２はデータバッフ
ァ２５に格納しているＤＭＡデータをメモリ（ＲＡｌ’
１）２３にＤＭＡすると共に、タイマ２６をリセットし
計算を開始する。

（４）３次に、タイマ２６の計数が終了すると、再度（
１）からの処理をＤＭＡ制御情報で指定されたバイト数
分取り返す。

（５）、　一方、スレーブシステム２かうｌ１０３へ行
すれているＤＭＡは、ｌ１０３からＤＭＡ要求信号■が
ＤＭＡＣ２２に対して送られ、これによるＤＭＡＣ２２
で指定されたメモリ（Ｉ？ＡＭ）２３の内容が聞へＣ２
２からｌ１０３に対してＤＭＡ応答信号■が送出された
後にＤＭＡされる。

但し、この場合はメインシステム１とスレーブシステム
２との間のＤＭＡ間隔より、より高速に行われる。

即ち、もしスレーブシステム２からｌ１０３へ行われて
いるＤＭＡと、メインシステム１とスレーブシステム２
との間のＤｔＩＡとが競合した場合には、メインシステ
ム１とスレーブシステム２とのＤＭＡ間隔の間に、スレ
ーブシステム２から工１０３へ行われているＤＭＡが終
了するようにメインシステム１とスレーブシステム２と
のＤＭＡ間隔がタイマ２６にセットされる。

〔発明の効果〕

これまで高速のＤＭＡと通常のＤＭＡが競合する場合は
、どちらかのＤＭＡを禁止してしか行えなかったものが
、以上のような本発明によれば、特にエラーを発生させ
ることなく、効率的に競合処理させることが出来ると言
う効果がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は従来例を
説明するブロック図、をそれぞれ示す。 図において、 １はメインシステム、　　２はスレーブシステム、３は
Ｉｌｏ　、　　　　　　　１１．２１　はＣＰＵ　。 １２．２２はＤＭＡＣ，１３，２３はメモリ（ＲＡ門）
、２４はＤＭＡ　レジスタ、 ２５はデータバッファ、　２６はタイマ、をそれぞれ示
す。 躬１霞

Claims (1)

1. 【特許請求の範囲】 メインシステム（１）内のメモリ（１３）と、スレーブ
   システム（２）内のメモリ（２３）との間のデータ転送
   と、前記メモリ（２３）と入出力装置（３）とのデータ
   転送が競合し、しかもこれらのデータ転送は所定間隔を
   持った直接メモリアクセスモードにて実行されるデータ
   処理システムにおてい、 前記メモリ（２３）と前記入出力装置（３）とのデータ
   転送が、前記メモリ（１３、２３）間のデータ転送と競
   合する場合は、前記メモリ（１３、２３）間のデータ転
   送間隔を設定するデータ転送間隔設定手段（２６）を設
   け、 競合する前記メモリ（２３）と前記入出力装置（３）と
   のデータ転送を、前記メモリ（１３、２３）間のデータ
   転送の間に処理するように前記データ転送間隔設定手段
   （２６）で前記メモリ（１３、２３）間の直接メモリア
   クセス間隔を制御することを特徴とする直接メモリアク
   セス間隔制御方式。