JPH031269A - マルチプロセッサ・カード・システム - Google Patents
マルチプロセッサ・カード・システムInfo
- Publication number
- JPH031269A JPH031269A JP1135424A JP13542489A JPH031269A JP H031269 A JPH031269 A JP H031269A JP 1135424 A JP1135424 A JP 1135424A JP 13542489 A JP13542489 A JP 13542489A JP H031269 A JPH031269 A JP H031269A
- Authority
- JP
- Japan
- Prior art keywords
- memory error
- memory
- processor
- card
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、プロセッサ・カードがシステム・バスに複数
枚接続されて相互にアクセスするマルチプロセッサ・カ
ード・システムに関し、特に、各プロセッサ・カード内
にあるメモリのエラー検出法を改善するものである。
枚接続されて相互にアクセスするマルチプロセッサ・カ
ード・システムに関し、特に、各プロセッサ・カード内
にあるメモリのエラー検出法を改善するものである。
〈従来の技術〉
マイクロプロセッサ・システムにおいて、−船釣なメモ
リ・エラー検出は第６図のタイムチャートに示すタイミ
ングにより行われる。
リ・エラー検出は第６図のタイムチャートに示すタイミ
ングにより行われる。
第６図で、アドレス・ストローブ信号ＡＳ“Ｌ ”の期
間はマイクログロセ・ｙすのメモリ・アクセス・サイク
ルを表わし、タイミングｔでメモリ・エラーが発生した
とする。このメモリ・エラーは直ちに検出されてメモリ
・エラー信号１ロ団−“Ｌ ”″かアサ−１・され、マ
イクロプロセッサはこれを認識してエラー処理が行われ
る。
間はマイクログロセ・ｙすのメモリ・アクセス・サイク
ルを表わし、タイミングｔでメモリ・エラーが発生した
とする。このメモリ・エラーは直ちに検出されてメモリ
・エラー信号１ロ団−“Ｌ ”″かアサ−１・され、マ
イクロプロセッサはこれを認識してエラー処理が行われ
る。
ところがこのようなエラー処理であると、メモリ・アク
セス２を高速に行う場合、このメモリ・エラー信号ＨＥ
Ｉｔ Ｉｔ“し”の検出が間に合わず、当該サイクル
でメモリ・エラーを認識することができない、このため
、高速処理が要求される場合は、第７図に示すようなタ
イミングでエラー処理を行う。
セス２を高速に行う場合、このメモリ・エラー信号ＨＥ
Ｉｔ Ｉｔ“し”の検出が間に合わず、当該サイクル
でメモリ・エラーを認識することができない、このため
、高速処理が要求される場合は、第７図に示すようなタ
イミングでエラー処理を行う。
即ち、アクセス・サイクル中にタイミングｔ”（メモリ
・エラーが検出されると、このアクセス・サイクル終了
以降のタイミングでメモリ・エラー信号Ｈ［ＩＩＲ”
Ｌ ”をアサートする。そして、次のアクセス・サイク
ルにてこのエラー認識を行い、このサイクル終了時（ア
ドレス・ストローブ信号λＳ”Ｈ”）にメモリ・エラー
信号１４ ｃ ｎ ｎ“Ｌ ”をネゲートする。
・エラーが検出されると、このアクセス・サイクル終了
以降のタイミングでメモリ・エラー信号Ｈ［ＩＩＲ”
Ｌ ”をアサートする。そして、次のアクセス・サイク
ルにてこのエラー認識を行い、このサイクル終了時（ア
ドレス・ストローブ信号λＳ”Ｈ”）にメモリ・エラー
信号１４ ｃ ｎ ｎ“Ｌ ”をネゲートする。
〈発明が解決しようとする課題〉
ところで、以上のようなプロセッサ・システムを１枚の
カード構成として、このカード複数枚を１つのシステム
・バスに接続したマルチプロセッサ・カード・システム
を構築することがある。
カード構成として、このカード複数枚を１つのシステム
・バスに接続したマルチプロセッサ・カード・システム
を構築することがある。
このようなマルチプロセッサ・カード・システムでは、
各プロセッサ・カードか相互に内部メモリにアクセスで
き、効率の良い処理が実現できる。
各プロセッサ・カードか相互に内部メモリにアクセスで
き、効率の良い処理が実現できる。
しかしながら、高速処理時の各プロセッサ・カードは第
７図のタイムチャートのようなアクセスのため、メモリ
・エラーが発生した際に次のような問題が生じる。
７図のタイムチャートのようなアクセスのため、メモリ
・エラーが発生した際に次のような問題が生じる。
例えば、第８図のタイムチャートに示すように、はじめ
に、プロセッサ・カードｃ Ｐ ＬＪ ｉが自己内部の
メモリをアクセスしているときにタイミングｔでメモリ
・エラーが発生すると、メモリ、エラー信号１“Ｌ”が
アサートされるのはその次のサイクルである。
に、プロセッサ・カードｃ Ｐ ＬＪ ｉが自己内部の
メモリをアクセスしているときにタイミングｔでメモリ
・エラーが発生すると、メモリ、エラー信号１“Ｌ”が
アサートされるのはその次のサイクルである。
ところが、次のサイクルに池のプロセッサ・カードＣＰ
Ｕ２がこのメモリにアクセスに来ると、プロセッサ・カ
ードＣＰＵ２はメモリ・エラー信号ＨＥＲＲ’ Ｌ”に
よりメモリ・エラーを知ることができるが、メモリ・エ
ラー信号１４ＥＲＲ″Ｌ”はプロセッサ・カードＣＰ
ｔＪ ２のアクセス終了時にネゲートされるため、その
次のサイクルで再びプロセッサ・カードＣＰＵＩが自己
内部のメモリにアクセスにきても、メモリ・エラーを知
ることができない。
Ｕ２がこのメモリにアクセスに来ると、プロセッサ・カ
ードＣＰＵ２はメモリ・エラー信号ＨＥＲＲ’ Ｌ”に
よりメモリ・エラーを知ることができるが、メモリ・エ
ラー信号１４ＥＲＲ″Ｌ”はプロセッサ・カードＣＰ
ｔＪ ２のアクセス終了時にネゲートされるため、その
次のサイクルで再びプロセッサ・カードＣＰＵＩが自己
内部のメモリにアクセスにきても、メモリ・エラーを知
ることができない。
このため、プロセッサ・カードＣＰＵＩは自分のメモリ
・エラーを認識できずに処理が進行し、システムに誤動
作を引き起こすことがあった。
・エラーを認識できずに処理が進行し、システムに誤動
作を引き起こすことがあった。
本発明は、このような問題を解決することを課題とし、
マルチプロセッサ・カード・システムにおいて、メモリ
・エラー検出を有効に行えるようにすることを目的とす
る。
マルチプロセッサ・カード・システムにおいて、メモリ
・エラー検出を有効に行えるようにすることを目的とす
る。
く課題を解決するための手段〉
以」−述べた課題を解決する本発明の構成は、次の通り
である。
である。
即ち、プロセッサ・カードがシステム・バスに複数枚接
続されて相互にアクセスするマルチプロセッサ・カード
・システムにおいて、各プロセッサ・カードに、メモリ
・エラーを検出してメモリ・エラー信号アサ−ｈ ｆ＆
当該プロセッサ・カード内のプロセッサがアクセス・サ
イクルを開始してこのメモリ・エラー信号を認識しかつ
その次のアクセス・サイクルが開始するまでの間に前記
メモリ・エラー信号をネゲートするメモリ・エラー検出
回路とを設けたことを特徴とするマルチプロセッサ・カ
ード・システムである。
続されて相互にアクセスするマルチプロセッサ・カード
・システムにおいて、各プロセッサ・カードに、メモリ
・エラーを検出してメモリ・エラー信号アサ−ｈ ｆ＆
当該プロセッサ・カード内のプロセッサがアクセス・サ
イクルを開始してこのメモリ・エラー信号を認識しかつ
その次のアクセス・サイクルが開始するまでの間に前記
メモリ・エラー信号をネゲートするメモリ・エラー検出
回路とを設けたことを特徴とするマルチプロセッサ・カ
ード・システムである。
く作用〉
本発明のマルチプロセッサ・カード・システムは次のよ
うに動作する。
うに動作する。
あるプロセッサ・カードにおいてメモリ・エラーが検出
されると、メモリ・エラー検出回路よりその次のサイク
ルにてメモリ・エラー信号がアサートされる。そして、
当該プロセッサ・カードがこのメモリにアクセスしにき
たことを検出すると、そのアクセス・サイクルにてこの
メモリ・エラー信号は当該プロセッサ・カードに認識さ
れ、その後メモリ・エラー検出回路はメモリ・エラー信
号をネゲートする。
されると、メモリ・エラー検出回路よりその次のサイク
ルにてメモリ・エラー信号がアサートされる。そして、
当該プロセッサ・カードがこのメモリにアクセスしにき
たことを検出すると、そのアクセス・サイクルにてこの
メモリ・エラー信号は当該プロセッサ・カードに認識さ
れ、その後メモリ・エラー検出回路はメモリ・エラー信
号をネゲートする。
く実方ＩＩ′３１１〉
第１図は本発明を実施したマルチプロセッサ・カード・
システムを表わした図である。
システムを表わした図である。
システム・バスＳＢにプロセッサ・カードＣＰＵ１．Ｃ
ＰＵ２．ＣＰＵ３が接続され、他に、メモリ拡張ユニッ
ト、ディスク・コントローラ等の一般カードＣ１・、Ｃ
２，Ｃ３が接続される。
ＰＵ２．ＣＰＵ３が接続され、他に、メモリ拡張ユニッ
ト、ディスク・コントローラ等の一般カードＣ１・、Ｃ
２，Ｃ３が接続される。
プロセッサ・カードＣＰＵＩを例に挙げると、システム
・バスＳＢに結合するバス・インターフェイス１１、こ
のカードを制御するプロセッサ１２、メモリ１３、メモ
リ・エラー検出回路１４、各種制御機能を有する制御回
路１５が内部バスｂを介して接続される。他のプロセッ
サ・カードＣＰｔＪ２．ＣＰＵ３もほぼ同様の構成であ
る。
・バスＳＢに結合するバス・インターフェイス１１、こ
のカードを制御するプロセッサ１２、メモリ１３、メモ
リ・エラー検出回路１４、各種制御機能を有する制御回
路１５が内部バスｂを介して接続される。他のプロセッ
サ・カードＣＰｔＪ２．ＣＰＵ３もほぼ同様の構成であ
る。
このような構成にて、プロセッサ・カードＣＰＵ１．Ｃ
ＰＵ２．ＣＰＵ３は相互に内部のメモリをアクセスし、
また、一般カードＣＩ、Ｃ２，Ｃ３をアクセスして種々
の処理を実行している。
ＰＵ２．ＣＰＵ３は相互に内部のメモリをアクセスし、
また、一般カードＣＩ、Ｃ２，Ｃ３をアクセスして種々
の処理を実行している。
プロセッサ・カードＣＰＵＩの詳しい内部構成は第２図
の通りであり、バス・インターフェイス１１、プロセッ
サ１２、メモリ１３、メモリ・エラー検出回路１４、制
御回路１５、バス・インターフェイス１１は、コン１−
ロールバスｃｂ、データ・バスｄｂ、アドレス・バスａ
ｂにより相互に接続され、制御回路１５とメモリ１３は
メモリ制御バスｍｂにより接続される。メモリ・エラー
検出回路１４は、データ・バスｄｂ上のデータを監視し
、エラーの有無を検出してエラーを検出するとメモリ・
エラー信号ＨＥＲＲ“Ｌ“を発生する。
の通りであり、バス・インターフェイス１１、プロセッ
サ１２、メモリ１３、メモリ・エラー検出回路１４、制
御回路１５、バス・インターフェイス１１は、コン１−
ロールバスｃｂ、データ・バスｄｂ、アドレス・バスａ
ｂにより相互に接続され、制御回路１５とメモリ１３は
メモリ制御バスｍｂにより接続される。メモリ・エラー
検出回路１４は、データ・バスｄｂ上のデータを監視し
、エラーの有無を検出してエラーを検出するとメモリ・
エラー信号ＨＥＲＲ“Ｌ“を発生する。
更にメモリ・エラー検出回路１４は、第３図に示すよう
に、メモリ１３からのデータのエラー監視をするメモリ
・エラー検出部１４１、コントロール・バスｃｂのコン
トロール信号によりメモリ１３に対するアクセスかいず
れのプロセッサ・カードて゛あるかを識別する内外アク
セス判定部１４２、メモリ・エラー検出部１４１及び内
外アクセス判定部１４２の出力によりメモリ・エラー信
号ＨＥ １１ Ｉｔをアサ−１へ、ネゲートするエラー
信号発生部１４３から構成される。
に、メモリ１３からのデータのエラー監視をするメモリ
・エラー検出部１４１、コントロール・バスｃｂのコン
トロール信号によりメモリ１３に対するアクセスかいず
れのプロセッサ・カードて゛あるかを識別する内外アク
セス判定部１４２、メモリ・エラー検出部１４１及び内
外アクセス判定部１４２の出力によりメモリ・エラー信
号ＨＥ １１ Ｉｔをアサ−１へ、ネゲートするエラー
信号発生部１４３から構成される。
次に、このように構成された本発明のマルチプロセッサ
・カード・システムにおけるメモリ・エラー検出回路１
４の動作を第４図のフローチャート、そして第５図のタ
イムチャートを用いて説明する。
・カード・システムにおけるメモリ・エラー検出回路１
４の動作を第４図のフローチャート、そして第５図のタ
イムチャートを用いて説明する。
電源を投入すると、誤って出力されているかもしれない
エラー信号等をリセットし、メモリ・エラー検出部１４
１はデータ・バスｄｂ上のデータの監視を開始する。
エラー信号等をリセットし、メモリ・エラー検出部１４
１はデータ・バスｄｂ上のデータの監視を開始する。
この例では、はじめはプロセッサ・カードＣＰＵ１が自
己内部のメモリ１３にアクセスしている。
己内部のメモリ１３にアクセスしている。
このサイクルのタイミングｔにてメモリ・エラーが発生
すると、メモリ・エラー検出部１４１はこれを検出し、
プロセッサ・カードｃ ｐ ｕ ｉのアクセス・サイク
ル終了時にエラー信号発生部１４３からメモリ・エラー
信号ＨＩＥＩＩｎ ” ｌ、 ”をアサ−１−する。
すると、メモリ・エラー検出部１４１はこれを検出し、
プロセッサ・カードｃ ｐ ｕ ｉのアクセス・サイク
ル終了時にエラー信号発生部１４３からメモリ・エラー
信号ＨＩＥＩＩｎ ” ｌ、 ”をアサ−１−する。
続いて、当該メモリ１３にプロセッサ・カードＣＰＵ２
がアクセスしにくると、プロセッサ・カードＣＰＵ２は
メモリ・エラー信号Ｈ［ＩＩＩＩ ” Ｌ ”により、
メモリ・エラーを知る。
がアクセスしにくると、プロセッサ・カードＣＰＵ２は
メモリ・エラー信号Ｈ［ＩＩＩＩ ” Ｌ ”により、
メモリ・エラーを知る。
この時点で、内外アクセス判定部１４２は、当該メモリ
１３にアクセスしているのはプロセッサ・カードＣＰＵ
２であることを知り、このプロセッサ・カードＣＰＵ２
のアクセス・サイクルが終了してもメモリ・エラー信号
ｉは“Ｌ、”に保持されるように制御する。
１３にアクセスしているのはプロセッサ・カードＣＰＵ
２であることを知り、このプロセッサ・カードＣＰＵ２
のアクセス・サイクルが終了してもメモリ・エラー信号
ｉは“Ｌ、”に保持されるように制御する。
次に、このメモリ１３に再びプロセッサ・カードＣＰＵ
１のプロセッサ１２がアクセスしにくると、内外アクセ
ス判定部１４２はコントロール・バスＣｂのコントロー
ル信号より、当該メモリ１３にアクセスするのはプロセ
ッサ・カードＣＰＵＩのプロセッサ１２と識別する。
１のプロセッサ１２がアクセスしにくると、内外アクセ
ス判定部１４２はコントロール・バスＣｂのコントロー
ル信号より、当該メモリ１３にアクセスするのはプロセ
ッサ・カードＣＰＵＩのプロセッサ１２と識別する。
プロセッサ１２はタイミングｔ１でメモリ・エラーを認
識し、このアクセス・サイクルが終了しな時点でエラー
信号発生部１４３はメモリ・エラー信号肛■“し”をネ
ゲートする。
識し、このアクセス・サイクルが終了しな時点でエラー
信号発生部１４３はメモリ・エラー信号肛■“し”をネ
ゲートする。
尚、この例でメモリ・エラー発生後、再び同じプロセッ
サ１２（プロセッサ・カードＣＰ ＬＪ １ ）がアク
セスしにきた際は、直ちに自分内部でメモリ、エラーを
認識でき、メモリ・エラー信号ＨＥ Ｉｔ Ｒ′Ｌ”は
ネゲートされる。
サ１２（プロセッサ・カードＣＰ ＬＪ １ ）がアク
セスしにきた際は、直ちに自分内部でメモリ、エラーを
認識でき、メモリ・エラー信号ＨＥ Ｉｔ Ｒ′Ｌ”は
ネゲートされる。
このように、メモリ・エラー検出回路１４は、メモリ・
エラー発生の際、次のサイクルでメモリ・エラー信号Ｍ
［ＲＲ” Ｌ ”をアサートシ、当該メモリと同一カー
ド上にあるプロセッサがアクセスすることを認識してか
らメモリ・エラー信号肛＋１１１ ’ Ｌ ”をネゲー
トする。
エラー発生の際、次のサイクルでメモリ・エラー信号Ｍ
［ＲＲ” Ｌ ”をアサートシ、当該メモリと同一カー
ド上にあるプロセッサがアクセスすることを認識してか
らメモリ・エラー信号肛＋１１１ ’ Ｌ ”をネゲー
トする。
このため、メモリ・エラーを発生したメモリと同一カー
ド上のプロセッサでも、メモリ・エラーを認識すること
ができる。
ド上のプロセッサでも、メモリ・エラーを認識すること
ができる。
〈発明の効果〉
以上述べたように、本発明のマルチプロセッサ・カード
・システムによれば、メモリ・エラーを発生したプロセ
ッサ・カード内のメモリにアクセスしにきたプロセッサ
・カード全てがこのメモリ・エラーを認識できるととも
に、当該メモリと同一カード上にあるプロセッサも自己
内部のメモリにエラーが発生したことを確実に認識でき
、メモリ・エラー検出を有効に行うことができる。
・システムによれば、メモリ・エラーを発生したプロセ
ッサ・カード内のメモリにアクセスしにきたプロセッサ
・カード全てがこのメモリ・エラーを認識できるととも
に、当該メモリと同一カード上にあるプロセッサも自己
内部のメモリにエラーが発生したことを確実に認識でき
、メモリ・エラー検出を有効に行うことができる。
第１図は本発明を実施したマルチプロセッサ・カード・
システムの全体構成図、第２図は本発明システムにおけ
るプロセッサ・カードＣＰＵ１の内部構成図、第３図は
本発明システムのプロセッサ・カードＣｒＪ Ｕ １に
ａＷされるメモリ・エラー検出回路１４の構成図、第４
図は本発明システムにおけるメモリ・エラー検出回路１
４の動作を表わすフローチャート、＃５図は本発明シス
テムにおけるアクセスとメモリ・エラー信号の関係を表
わす図、第６．７図は従来のプロセッサ・カードにおけ
るアクセスとメモリ・エラー信号の関係を表わす図、第
８図は従来のマルチプロセッサ・カード・システムにお
けるアクセスとメモリ・エラー信号の関係を表わす図で
ある。 ＣＰＵＩ、 ＣＰＵ２． ＣＰＵ３・・・プロセッ
サ・カード、 Ｃ１，Ｃ２，Ｃ３・・・一般カード、 ＳＢ・・・システム・バス、 ｂ・・・内ｕｉ＜
ス、１１・・・バス・インターフェイス、１２・・・プ
ロセッサ、１３・・・メモリ、 １４・・・メモリ・
エラー検出回路、１４１・・・メモリ・エラー検出部、 １４２・・・内外アクセス判定部、 １４３・・・エラー信号発生部、 １５・・・制御回路、ｃｂ・・・コントロール・バス、
ｄｂ・・・データ・バス、ａｂ・・・アドレス・バス、
第 ？ 図 第 凶 第４７ 菟 ５ Ｋ
システムの全体構成図、第２図は本発明システムにおけ
るプロセッサ・カードＣＰＵ１の内部構成図、第３図は
本発明システムのプロセッサ・カードＣｒＪ Ｕ １に
ａＷされるメモリ・エラー検出回路１４の構成図、第４
図は本発明システムにおけるメモリ・エラー検出回路１
４の動作を表わすフローチャート、＃５図は本発明シス
テムにおけるアクセスとメモリ・エラー信号の関係を表
わす図、第６．７図は従来のプロセッサ・カードにおけ
るアクセスとメモリ・エラー信号の関係を表わす図、第
８図は従来のマルチプロセッサ・カード・システムにお
けるアクセスとメモリ・エラー信号の関係を表わす図で
ある。 ＣＰＵＩ、 ＣＰＵ２． ＣＰＵ３・・・プロセッ
サ・カード、 Ｃ１，Ｃ２，Ｃ３・・・一般カード、 ＳＢ・・・システム・バス、 ｂ・・・内ｕｉ＜
ス、１１・・・バス・インターフェイス、１２・・・プ
ロセッサ、１３・・・メモリ、 １４・・・メモリ・
エラー検出回路、１４１・・・メモリ・エラー検出部、 １４２・・・内外アクセス判定部、 １４３・・・エラー信号発生部、 １５・・・制御回路、ｃｂ・・・コントロール・バス、
ｄｂ・・・データ・バス、ａｂ・・・アドレス・バス、
第 ？ 図 第 凶 第４７ 菟 ５ Ｋ
Claims (1)
- （１）プロセッサ・カードがシステム・バスに複数枚接
続されて相互にアクセスするマルチプロセッサ・カード
・システムにおいて、各プロセッサ・カードに、メモリ
・エラーを検出してメモリ・エラー信号をアサートし当
該プロセッサ・カード内のプロセッサがアクセス・サイ
クルを開始してこのメモリ・エラー信号を認識しかつそ
の次のアクセス・サイクルが開始するまでの間に前記メ
モリ・エラー信号をネゲートするメモリ・エラー検出回
路とを設けたことを特徴とするマルチプロセッサ・カー
ド・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1135424A JPH031269A (ja) | 1989-05-29 | 1989-05-29 | マルチプロセッサ・カード・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1135424A JPH031269A (ja) | 1989-05-29 | 1989-05-29 | マルチプロセッサ・カード・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH031269A true JPH031269A (ja) | 1991-01-07 |
Family
ID=15151412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1135424A Pending JPH031269A (ja) | 1989-05-29 | 1989-05-29 | マルチプロセッサ・カード・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH031269A (ja) |
-
1989
- 1989-05-29 JP JP1135424A patent/JPH031269A/ja active Pending
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