JPS6230105Y2 - - Google Patents
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- JPS6230105Y2 JPS6230105Y2 JP12799486U JP12799486U JPS6230105Y2 JP S6230105 Y2 JPS6230105 Y2 JP S6230105Y2 JP 12799486 U JP12799486 U JP 12799486U JP 12799486 U JP12799486 U JP 12799486U JP S6230105 Y2 JPS6230105 Y2 JP S6230105Y2
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- Japan
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- processing unit
- central processing
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- 238000012545 processing Methods 0.000 claims description 28
- 230000005856 abnormality Effects 0.000 claims description 11
- 238000012795 verification Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 description 10
- 230000002159 abnormal effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
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- 238000012423 maintenance Methods 0.000 description 1
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分理〕
本考案はマイクロコンピユータのメモリアクセ
ス時のパリテイチエツク回路に関する。
ス時のパリテイチエツク回路に関する。
マイクロコンピユータ（以下CPUという。）は
メモリ（以下MEMという。）に記憶させた命令及
び各種データを読出し書込みながら各種処理を実
行して行くが、CPUがMEMにアクセスする場
合、データがなんらかの条件より障害になつた場
合は正常な命令又は処理を実行出来なくなり問題
がある。
メモリ（以下MEMという。）に記憶させた命令及
び各種データを読出し書込みながら各種処理を実
行して行くが、CPUがMEMにアクセスする場
合、データがなんらかの条件より障害になつた場
合は正常な命令又は処理を実行出来なくなり問題
がある。
第１図は従来の一例を示すブロツク図である。
CPUが命令及び処理を実行する場合MEMにアク
セスし読出し書込みを行なう。第１図に於いて、
CPUはMEMのどこのワードを読出すかはアドレ
スバスABo，AB１，…，ABjにより指定する。
MEMはこのアドレスバスで指定されたワードの
内容に書込む場合はCPUより書込み指示が指定
され、これと同時にCPUよりのデータバスDBo，
DB１，…，DBnに指定され内容を書込む。又、
読出す場合はCPUより読出し指示が指定され
る。読出し指示が指定された場合MEMはデータ
バスDBo，DB１，…，DBnにアドレスバスで指
定された内容を送出しCPUに送り込む。
CPUが命令及び処理を実行する場合MEMにアク
セスし読出し書込みを行なう。第１図に於いて、
CPUはMEMのどこのワードを読出すかはアドレ
スバスABo，AB１，…，ABjにより指定する。
MEMはこのアドレスバスで指定されたワードの
内容に書込む場合はCPUより書込み指示が指定
され、これと同時にCPUよりのデータバスDBo，
DB１，…，DBnに指定され内容を書込む。又、
読出す場合はCPUより読出し指示が指定され
る。読出し指示が指定された場合MEMはデータ
バスDBo，DB１，…，DBnにアドレスバスで指
定された内容を送出しCPUに送り込む。
CPUはMEMに読出し、書込みする場合に、
MEMが読出し動作を受けられるかどうか、又書
込むときは書込み動作が出来る状態になつている
かどうかをMEMは準備可能情報信号（以下RDY
信号という。）としてCPUに知らせこのRDY信号
がMEMよりCPUに送出されたとき読出し又は書
込み動作を行なう。
MEMが読出し動作を受けられるかどうか、又書
込むときは書込み動作が出来る状態になつている
かどうかをMEMは準備可能情報信号（以下RDY
信号という。）としてCPUに知らせこのRDY信号
がMEMよりCPUに送出されたとき読出し又は書
込み動作を行なう。
以上のようにCPU命令、処理を行なう場合デ
ータバスの内容を読出し、書込みするが、もしデ
ータバスの内容が障害になつた場合（MEM内の
ビツト障害、バス上のビツト障害あるいは雑音に
よるビツト変化等）、本例のような従来の方式に
於いてはなんらビツト変化に対する妨御策がなさ
れてなく、例えばデータバスの内容が命令であれ
ば命令か別の命令に変化したりすることで正規の
実行処理が出来なくなり、プログラムの暴走又は
停止特の状態に陥る。又データバスの内容がデー
タであればデータに関する演算処理が混乱状態に
なり演算処理機能が停止した状態になりコンピユ
ータとしての機能が出来なくなつてしまう。
ータバスの内容を読出し、書込みするが、もしデ
ータバスの内容が障害になつた場合（MEM内の
ビツト障害、バス上のビツト障害あるいは雑音に
よるビツト変化等）、本例のような従来の方式に
於いてはなんらビツト変化に対する妨御策がなさ
れてなく、例えばデータバスの内容が命令であれ
ば命令か別の命令に変化したりすることで正規の
実行処理が出来なくなり、プログラムの暴走又は
停止特の状態に陥る。又データバスの内容がデー
タであればデータに関する演算処理が混乱状態に
なり演算処理機能が停止した状態になりコンピユ
ータとしての機能が出来なくなつてしまう。
本考案の目的は、データバスのビツト障害に於
いての機能停止状態を即座に発見し、障害処理動
作を行なつたり、障害表示を保守者に知らせ障害
修理を行なわせるようにし、障害時の異常動作を
救済するようにしたパリテイチエツク回路を提供
することにある。
いての機能停止状態を即座に発見し、障害処理動
作を行なつたり、障害表示を保守者に知らせ障害
修理を行なわせるようにし、障害時の異常動作を
救済するようにしたパリテイチエツク回路を提供
することにある。
本考案のパリテイチエツク回路は、データバス
を介してマイクロコンピユータより構成される中
央処理装置がチエツク回路装置との間でデータの
書込みおよび読出しを行なうデータ処理装置にお
いて、前記データバスに接続され、かつ前記中央
処理装置が前記記憶装置に前記データを書込むと
き、前記中央処理装置の制御に従つて書込まれる
前記データのパリテイに従い、所定のパリテイビ
ツトを発生し、かつ前記中央処理装置が前記記憶
装置に前記データとともに前記パリテイビツトを
書込めるように前記パリテイビツトを出力するパ
リテイビツト発生回路と、前記データバスに接続
され、かつ前記中央処理装置が前記記憶装置から
前記データを読出すとき、前記中央処理装置の制
御に従つて前記記憶装置から前記データとともに
読出される前記パリテイビツトに従い読出される
前記データのパリテイを検定し、かつその検定の
結果読出される前記データのパリテイが正常であ
るときは前記中央処理装置を構成するマイクロコ
ンピユータの周辺装置準備可能情報信号端子に前
記中央処理装置が正常処理動作を続行するように
パリテイ正常信号を出力し、異常であるときは前
記中央処理装置を構成するマイクロコンピユータ
の初期設定情報信号端子および割込み情報信号端
子のいずれかに前記中央処理装置が異常処理動作
を開始するようにパリテイ異常信号を出力するパ
リテイチエツク回路とを備えることを特徴とす
る。
を介してマイクロコンピユータより構成される中
央処理装置がチエツク回路装置との間でデータの
書込みおよび読出しを行なうデータ処理装置にお
いて、前記データバスに接続され、かつ前記中央
処理装置が前記記憶装置に前記データを書込むと
き、前記中央処理装置の制御に従つて書込まれる
前記データのパリテイに従い、所定のパリテイビ
ツトを発生し、かつ前記中央処理装置が前記記憶
装置に前記データとともに前記パリテイビツトを
書込めるように前記パリテイビツトを出力するパ
リテイビツト発生回路と、前記データバスに接続
され、かつ前記中央処理装置が前記記憶装置から
前記データを読出すとき、前記中央処理装置の制
御に従つて前記記憶装置から前記データとともに
読出される前記パリテイビツトに従い読出される
前記データのパリテイを検定し、かつその検定の
結果読出される前記データのパリテイが正常であ
るときは前記中央処理装置を構成するマイクロコ
ンピユータの周辺装置準備可能情報信号端子に前
記中央処理装置が正常処理動作を続行するように
パリテイ正常信号を出力し、異常であるときは前
記中央処理装置を構成するマイクロコンピユータ
の初期設定情報信号端子および割込み情報信号端
子のいずれかに前記中央処理装置が異常処理動作
を開始するようにパリテイ異常信号を出力するパ
リテイチエツク回路とを備えることを特徴とす
る。
次に本考案について図面を参照して説明する。
第２図は本考案の一実施例を示すブロツク図であ
る。CPUがMEMに書込みする場合データバスの
内容をパリテイビツト発生回路（以下PGとい
う。）にてパリテイビツト情報信号（以下Ｐ信号
という。）を発生させMEM内に書込めのつど書込
んでおく。（パリテイチエツク方式は公知の方法
で偶数パリテイチエツク方式、奇数パリテイチエ
ツク方式がある。偶数パリテイチエツク方式はデ
ータビツト論理１，０の１の合計とパリテイビツ
トの論理１，０の１の合計が偶数になるようにパ
リテイビツトを立てる。又奇数パリテイチエツク
方式はデータビツトの論理１，０の１の合計とパ
リテイビツトの論理１，０の１の合計が奇数にな
るようパリテイビツトを立てる。以上のような約
束があれば、例えばデータバスの内容を読出した
ときビツト変化が生じた場合パリテイビツトとデ
ータバスの内容のパリテイビツトを比較すること
でパリテイが正常か異常をを判断出来る。）CPU
はMEMにデータを書込んだ後（プログラムは
ROMとして初期にMEM内に書込まれるのでCPU
からの書込みとしてのパリテイビツトの付加はな
い。）あとでデータを読出す（プログラムは命令
として読出す。）ときCPUはデータバス上の内容
とパリテイビツトの内容をパリテイチエツク回路
（以下PCという。）により照合し、パリテイが正
常か異常かを判定する。正常の場合はCPUの
RDY信号としてPCのOK端子よりCPUに送り出
されることによりCPUは読出しが正常であるこ
とから通常の処理を実行する。又異常の場合は
PCのOK端子には出力が現われなくERR端子に
情報が現われ、この情報によりCPUの初期設定
情報信号（以下RST信号という。）としてCPUに
入込みCPUはRST端子より入力ということでパ
リテイエラが発生したことを知り以後の障害処理
を行なうことが出来る。
第２図は本考案の一実施例を示すブロツク図であ
る。CPUがMEMに書込みする場合データバスの
内容をパリテイビツト発生回路（以下PGとい
う。）にてパリテイビツト情報信号（以下Ｐ信号
という。）を発生させMEM内に書込めのつど書込
んでおく。（パリテイチエツク方式は公知の方法
で偶数パリテイチエツク方式、奇数パリテイチエ
ツク方式がある。偶数パリテイチエツク方式はデ
ータビツト論理１，０の１の合計とパリテイビツ
トの論理１，０の１の合計が偶数になるようにパ
リテイビツトを立てる。又奇数パリテイチエツク
方式はデータビツトの論理１，０の１の合計とパ
リテイビツトの論理１，０の１の合計が奇数にな
るようパリテイビツトを立てる。以上のような約
束があれば、例えばデータバスの内容を読出した
ときビツト変化が生じた場合パリテイビツトとデ
ータバスの内容のパリテイビツトを比較すること
でパリテイが正常か異常をを判断出来る。）CPU
はMEMにデータを書込んだ後（プログラムは
ROMとして初期にMEM内に書込まれるのでCPU
からの書込みとしてのパリテイビツトの付加はな
い。）あとでデータを読出す（プログラムは命令
として読出す。）ときCPUはデータバス上の内容
とパリテイビツトの内容をパリテイチエツク回路
（以下PCという。）により照合し、パリテイが正
常か異常かを判定する。正常の場合はCPUの
RDY信号としてPCのOK端子よりCPUに送り出
されることによりCPUは読出しが正常であるこ
とから通常の処理を実行する。又異常の場合は
PCのOK端子には出力が現われなくERR端子に
情報が現われ、この情報によりCPUの初期設定
情報信号（以下RST信号という。）としてCPUに
入込みCPUはRST端子より入力ということでパ
リテイエラが発生したことを知り以後の障害処理
を行なうことが出来る。
以上異常のときの説明にはCPUのRST端子を
使つてCPUに異常を知らせたが割込み動作とし
てRST信号の代りに割込み情報信号（以下INT信
号という。）を使用することも可能である。ただ
本状態に於いてはプログラムの組み方にもよるが
CPUで割込みが受けつけられないような場合が
あるのでINT信号はいつでも異常をCPUに知らせ
ることが出来ない場合がある。
使つてCPUに異常を知らせたが割込み動作とし
てRST信号の代りに割込み情報信号（以下INT信
号という。）を使用することも可能である。ただ
本状態に於いてはプログラムの組み方にもよるが
CPUで割込みが受けつけられないような場合が
あるのでINT信号はいつでも異常をCPUに知らせ
ることが出来ない場合がある。
以上説明したが第２図によりさらに詳しく説明
する。書込みのときはCPUは書込もうとするワ
ード指定のためアドレスバスABo，AB１，…，
ABjに書込みのアドレスを指定する。データバス
DBo，DB１，…，DBnには書込みの内容が送出
され、本内容はPGに接続されているデータバス
DBo，DB１，…，DBn上のデータと書込み情報
信号（以下Ｗ信号という。）によりパリテイビツ
トが作成されMEM内にデータのほかにパリテイ
ビツト情報信号（以下Ｐ信号という。）として書
込まれる。CPUは読出しのときは再び読出そう
とするワード指定のためアドレスバスABo，AB
１，…，ABjに読出しアドレスを指定する。デー
タバスDBo，DB１，…，DBnにはMEM内のデー
タが現われ、これをCPUの読出し情報信号（以
下Ｒ信号という。）の制御のもとにMEMより読出
されたＰ信号との照合をPCで行ない、この照合
が合つていればPCは出力としてパリテイ正常信
号（以下OK信号という。）をCPUに出す。これ
が論理和ゲート回路ORを通しCPUのRDY端子に
達し、MEMが読出し準備状態可能即ちパリテイ
正常と判断出来る。異常のときはPCは先のデー
タバスDBo，DB１，…，DBn上の情報とＰ信号
との照合結果が異常のためERR端子に出力を出
し、これがCPUのRST信号又はINT信号として
CPUに知らされ、CPUはパリテイエラが発生し
たことを検知し、以後のしかるべき処理を実行す
ることが出来る。その他、MEMからのRDY信号
はMEMに書込みのときMEMが書込み準備可能状
態になつたことをCPUに知らせるためのもので
ある。
する。書込みのときはCPUは書込もうとするワ
ード指定のためアドレスバスABo，AB１，…，
ABjに書込みのアドレスを指定する。データバス
DBo，DB１，…，DBnには書込みの内容が送出
され、本内容はPGに接続されているデータバス
DBo，DB１，…，DBn上のデータと書込み情報
信号（以下Ｗ信号という。）によりパリテイビツ
トが作成されMEM内にデータのほかにパリテイ
ビツト情報信号（以下Ｐ信号という。）として書
込まれる。CPUは読出しのときは再び読出そう
とするワード指定のためアドレスバスABo，AB
１，…，ABjに読出しアドレスを指定する。デー
タバスDBo，DB１，…，DBnにはMEM内のデー
タが現われ、これをCPUの読出し情報信号（以
下Ｒ信号という。）の制御のもとにMEMより読出
されたＰ信号との照合をPCで行ない、この照合
が合つていればPCは出力としてパリテイ正常信
号（以下OK信号という。）をCPUに出す。これ
が論理和ゲート回路ORを通しCPUのRDY端子に
達し、MEMが読出し準備状態可能即ちパリテイ
正常と判断出来る。異常のときはPCは先のデー
タバスDBo，DB１，…，DBn上の情報とＰ信号
との照合結果が異常のためERR端子に出力を出
し、これがCPUのRST信号又はINT信号として
CPUに知らされ、CPUはパリテイエラが発生し
たことを検知し、以後のしかるべき処理を実行す
ることが出来る。その他、MEMからのRDY信号
はMEMに書込みのときMEMが書込み準備可能状
態になつたことをCPUに知らせるためのもので
ある。
以上本考案を実施することで読出し時のパリテ
イチエツクを行なうことにより実行命令の変化に
よるプログラムの暴走及び停止といつた障害やデ
ータの変化によるデータ処理不能というような事
態は避けられる。本回路のようにパリテイ正常判
定としてCPUの周辺装置準備可能情報信号すな
わちRDY信号を使うこと、又異常のとき初期設
定情報信号すなわちRST信号又は割込み情報信
号すなわちINT信号を使うことで正規ではない命
令又はデータをCPUが取込むことは未然に防
げ、しかるべき障害処理が出来るようになる。例
としてパリテイエラの発生が雑音等に起因するも
のであればCPUがMEMからのデータの読出しを
数回くり返すことにより雑音による障害（ビツト
変化等）は防止出来る。又実際のハードウエア障
害が発生していたとした場合はその時点で障害個
所を発見し障害の潜在化および拡大化を防ぐこと
が出来本考案が非常に有効なものであることが理
解できる。しかも本考案は本考案の実施例に示す
如く、パリテイチエツク回路をデータバスに接続
しパリテイチエツクの結果をCPUの周辺装置準
備可能情報信号及び初期設定情報信号または割込
み情報信号として知らせるだけの非常に簡単でし
かもハードウエア量も少ない経済的な方法により
障害の発見を可能にしたことを特徴としたパリテ
イチエツク回路を提供するものである。
イチエツクを行なうことにより実行命令の変化に
よるプログラムの暴走及び停止といつた障害やデ
ータの変化によるデータ処理不能というような事
態は避けられる。本回路のようにパリテイ正常判
定としてCPUの周辺装置準備可能情報信号すな
わちRDY信号を使うこと、又異常のとき初期設
定情報信号すなわちRST信号又は割込み情報信
号すなわちINT信号を使うことで正規ではない命
令又はデータをCPUが取込むことは未然に防
げ、しかるべき障害処理が出来るようになる。例
としてパリテイエラの発生が雑音等に起因するも
のであればCPUがMEMからのデータの読出しを
数回くり返すことにより雑音による障害（ビツト
変化等）は防止出来る。又実際のハードウエア障
害が発生していたとした場合はその時点で障害個
所を発見し障害の潜在化および拡大化を防ぐこと
が出来本考案が非常に有効なものであることが理
解できる。しかも本考案は本考案の実施例に示す
如く、パリテイチエツク回路をデータバスに接続
しパリテイチエツクの結果をCPUの周辺装置準
備可能情報信号及び初期設定情報信号または割込
み情報信号として知らせるだけの非常に簡単でし
かもハードウエア量も少ない経済的な方法により
障害の発見を可能にしたことを特徴としたパリテ
イチエツク回路を提供するものである。
第１図は従来の方式の一例のブロツク図、第２
図は本考案のパリテイチエツク回路の一実施例の
ブロツク図である。 CPU……マイクロコンピユータ、MEM……メ
モリ、PC……パリテイチエツク回路、PG……パ
リテイビツト発生回路、OR……論理和ゲート回
路、AND……論理積ゲート回路、ABo，AB１，
…，ABj……アドレスバス、DBo，DB１，…，
DBn……データバス、Ao，Ａ１，…，Aj……ア
ドレスバス情報端子、Do，Ｄ１，…，Dn……デ
ータバス情報端子、Ｗ……書込み情報信号端子、
Ｒ……読出し情報信号端子、RDY……周辺装置
準備可能情報信号端子、RST……初期設定情報
信号端子、INT……割込み情報信号端子、Ｐ……
パリテイビツト情報信号端子、OK……パリテイ
正常信号端子、ERR……パリテイ異常信号端
子。
図は本考案のパリテイチエツク回路の一実施例の
ブロツク図である。 CPU……マイクロコンピユータ、MEM……メ
モリ、PC……パリテイチエツク回路、PG……パ
リテイビツト発生回路、OR……論理和ゲート回
路、AND……論理積ゲート回路、ABo，AB１，
…，ABj……アドレスバス、DBo，DB１，…，
DBn……データバス、Ao，Ａ１，…，Aj……ア
ドレスバス情報端子、Do，Ｄ１，…，Dn……デ
ータバス情報端子、Ｗ……書込み情報信号端子、
Ｒ……読出し情報信号端子、RDY……周辺装置
準備可能情報信号端子、RST……初期設定情報
信号端子、INT……割込み情報信号端子、Ｐ……
パリテイビツト情報信号端子、OK……パリテイ
正常信号端子、ERR……パリテイ異常信号端
子。
Claims (1)
- 【実用新案登録請求の範囲】 データバスを介してマイクロコンピユータより
構成される中央処理装置が、記憶装置との間でデ
ータの書込みおよび読出しを行なうデータ処理装
置において、 前記データバスに接続され、かつ前記中央処理
装置が前記記憶装置に前記データを書込むとき、
前記中央処理装置の制御に従つて書込まれる前記
データのパリテイに従い、所定のパリテイビツト
を発生し、かつ前記中央処理装置が前記記憶装置
に前記データとともに前記パリテイビツトを書込
めるように前記パリテイビツトを出力するパリテ
イビツト発生回路と、 前記データバスに接続され、かつ前記中央処理
装置が前記記憶装置から前記データを読出すと
き、前記中央処理装置の制御に従つて前記記憶装
置から前記データとともに読出される前記パリテ
イビツトに従い読出される前記データのパリテイ
を検定し、かつその検定の結果続出される前記デ
ータのパリテイが正常であるときは前記中央処理
装置を構成するマイクロコンピユータの周辺装置
準備可能情報信号端子に前記中央処理装置が正常
処理動作を続行するようにパリテイ正常信号を出
力し、異常であるときには前記中央処理装置を構
成するマイクロコンピユータの初期設定情報信号
端子および割込み情報信号端子のいずれかに前記
中央処理装置が異常処理動作を開始するようにパ
リテイ異常信号を出力するパリテイチエツク回路
と、 を備えることを特徴とするパリテイチエツク回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12799486U JPS6230105Y2 (ja) | 1986-08-22 | 1986-08-22 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12799486U JPS6230105Y2 (ja) | 1986-08-22 | 1986-08-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6251442U JPS6251442U (ja) | 1987-03-31 |
| JPS6230105Y2 true JPS6230105Y2 (ja) | 1987-08-03 |
Family
ID=31023260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12799486U Expired JPS6230105Y2 (ja) | 1986-08-22 | 1986-08-22 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6230105Y2 (ja) |
-
1986
- 1986-08-22 JP JP12799486U patent/JPS6230105Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6251442U (ja) | 1987-03-31 |
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