JPH03127576A - ビデオ信号ディジタルデータ抽出器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、一般にＴＶヂャネルに伝送されたディジタル
信号の受信に関するものである。

（従来の技術） 従来、多くのシステムはディジタルデータを伝送するた
めに存在するＴＶ放送ネットワークが用いられている。

例えば、メツセージを伝送するためのシステムや、アク
チュエータをトリガーするためのシステムを挙げること
ができ、例えば自動式ビデオテープレコーダはＴＶ番組
のはじまりと共にスタートする。

一般に、ディジタル信号はＴＶ信号のフレーム帰線周期
の間に存在している自由時間周期内に放出されている。

ＴＶ受像機は通常、同じフレーム帰線周期をもつものと
仮定する。従って、ＴＶ受像機はディジタル信号が出現
可能な間にウィンドウを少なくともほぼ確立することが
可能である。より詳細には、各フレーム帰線周期の間に
２つのウィンドウが形成される。第１のウィンドウは１
とＯの交互の連続によって構成された放送信号が現れる
間に形成され、第２のウィンドウは要求データ信号が現
れる間に形成される。

ディジタルデータを検波する（あるいは抽出する）ため
に、各入力データクロックサイクルにおいて、ディジタ
ルデータのレベルがハイレベルかロウレベルか（°゛１
″゛か“○″°か）どうかによって決定することが必要
である。すなわち、その入力データと１つか（２つ）の
決定閾値とを比較することが必要である。一方、この比
較はその入力データクロックサイクルの間に適当な時間
が作られることで行う。すなわち、それはクロック位相
を調整するために必要である。

第１図に従来の装置（デバイス）の概略構成を示す。入
力信号ＶＩＮはコンパレータ１の第１入力に供給され、
コンパレータ１の第２入力は閾値電圧ｖＴに接続されて
いる。コンパレータ１の出力はディジタルデータ速度（
レート）に相当するクロックｆ０によって動作されたフ
リップフロップ２に接続されている。

この分析はビデオ信号に加えられた可変寄生パルスによ
って微妙である。第２Ａ図はウィンドウＷ１の間にＯと
１の交互の連続、ウィンドウＷ２の間にディジタルワー
ド、例えば１１１１００１１１０００・・・を含む典型
的なディジタル信号を示す図である。第２Ｂ図及び第２
Ｃ図に図示したように、コンパレータ１に到達している
信号は第２Ａ図の理想的な信号ではなく、放送で故意に
制限され伝送によって弱められた通過帯域を有する信号
である。

一方では、第２Ｂ図と第２Ｃ図との比較によって示され
ているように、ディジタルデータ振幅は重要な割合の範
囲内で変化することが可能である。そしてそのディジタ
ルデータ振幅は普通１から４列に並べている。通常通り
、ビデオ信号入力受像機の利得はフレーム間のビデオ信
号の平均振幅に制限されている。このように、この利得
は暗い画像の場合（第２Ｃ図の場合）にハイレベルであ
り、明るい画像の場合〈第２Ｂ図の場合〉にロウレベル
である。

他方では、信号の位相と振幅は、ＴＶ大入力フィルタリ
ングや調整不良によって減じられている。また、同様に
エコー受信や他の寄生パルスによっても減じられている
。

最後に、どの伝送信号にも伴っているランダム雑音は重
要である。

結果として、入力信号ＶｉＮと比較されている閾値電圧
ｖＴは入力信号振幅の関数として調整されなければなら
ない。そのレベルｖＴは入力信号のピーク振幅の半分と
ほとんど同一の値に調整されていることか望ましい。そ
のとき、雑音に関係する変動は回避される。他方、検出
はノイズの影響を少なくするために、１と０の時間継続
期間のほぼ真中で行われていることが望ましい。

先行技術において、この問題を解決するため、アナログ
、又はディジタル型のアプローチが採用された。通常の
アナログ型のアプローチは、低域フィルタを通過後、続
いて検出レベルのポイントから供給するためのコンデン
サにピークレベルを蓄えることにある。最大及び最小デ
ータレベルを検出することやその最大及び最小データレ
ベルをコンデンサに蓄えることがほとんど可能である。

また、それらの半分の和を加えることもほとんど可能で
ある。位相を決定するために、通常コンデンサによって
蓄えられている種々の参照値の位相がロックされたルー
プＣＰＬＬループ）を用いている。

（発明が解決しようとする課題） 上記従来のこれらのアナログ型のアプローチの問題点は
よく知られている。すなわち、その構成要素の値は臨界
であり、正確な３ｇｌ整を必要とする。後者は雑音に対
して敏感であり、信号内容に依存しているので、それら
の値の蓄積は微妙である。級後に、それらのアプローチ
はＰＬＬ発振器のために、複数の高い値のコンデンサと
１つのインダクタンスの使用を必要とする。それらの構
成は集積化可能ではなく、外部の構成のために集積回路
接合バッドを備えることが必要である。

通常のディジタル型のアプローチはアナログ−ディジタ
ル変換器（ＡＤＣ）を用いて入力信号をディジタル的に
変換することにある。そのとき、その入力信号は種々の
方法（相関、ディジタルフィルタリング、エコー相殺等
）でディジタル的に処理される。このアプローチは、上
記ＡＤＣは通常゛ｒｖフィールドの中で約数ＭＨｚとい
う入力信号周波数に関して高周波で操作しなければなら
ない欠点を示すのではなく、集積化可能な構成を使用す
るために、そのディジタルアプローチを越えた利点を持
っている。さらに、一般に相対的に複合しており、重要
なシリコン表面を占めているディジタル乗算器及びすべ
てのそれらの回路を提供することが必要である。

本発明の目的は、このような従来の問題点を解決し、特
に実現が簡単なＴＶ信号内のディジタルデータ抽出器を
提供することにあり、かつ、集積化可能な構成物を提供
することにある。

（課題を解決するための手段） 上記目的を達成するため、本発明は第１の周波数で放送
されたＯと１の連続のバースト後にビデオチャネルによ
って決定された第１の周波数て伝送されたディジタルデ
ータのための抽出器であって、入力信号と閾値レベルと
を比較するためのコンパレータと、上記第１の周波数の
多数倍の第２の周波数を供給する手段と、上記バースト
の間に動作する上記閾値レベルを供給する手段とを有し
、上記閾値レベルを供給する手段は上記多数倍の周波数
で動作し上記コンパレータ出力に接続された入力をアッ
プタウンカウントするアップダウンカウンタと、該アッ
プダウンカウンタの出力を受信し上記閾値レベルを供給
するディジタル−アナログ変換器（ＤＡＣ）とから成る
。更に、上記コンパレータ出力は要求位相関係に基づく
上記第１の周波数でクロック信号を、上記コンパレータ
出力に接続されたフリップフロップに供給するための上
記多数倍の周波数によって上記バーストの間にＮによる
割算器に作用するエツジ検出器に接続されている。

本発明の１つの実施例によれば、上記ＤＡＣは、指数関
数形からできている。

本発明の他の実施例によれば、上記コンパレータ出力は
多数決検出形のディジタルフィルタに接続されている。

本発明による回路の利点は、回路構成か簡単であり、特
に上述の多数倍の周波数は上記データ速度より４〜６倍
だけ速くできるという事実に基づいている。さらに、以
下の例に示すように、上記アップダウンカウンタとＤＡ
Ｃは少ないビット数を含む装置ででき相対的に正確な閾
値レベルを供給している間に小さなシリコン表面を占め
る。

（実施例） 以下、本発明の一実施例を、図面により詳細に説明する
。

第３図は本発明の一実施例を示すディジタルデータ抽出
器の構成図である。

第３図において、１はコンパレータ、２はフリップフロ
ップ、４はディジタルフィルタ、６は複数のフリップフ
ロップ（例えば、Ｄ形フリップフロップ）、８は多数決
検出論理回路、１０は第２のフリップフロップ、１２は
アップダウンカウンタ（Ｕ／ＤＣ）、１４はＮＡＮＤゲ
ート、１６はディジタル−アナログ変換器（ＤＡＣ）、
２０は割算器、２２はＮＡＮＤゲート、２４はエツジ検
出器である。

第１図に示された従来技術のように、コンパレ−タ１は
第１の入力にディジタルデータからなる信号の電圧ＶＩ
Ｎを受け、第２の入力に閾値電圧ｖＴを受けている。こ
の入力電圧は比較されなければならない。コンパレータ
１の出力もディジタルデータの周波数ｆ。で動作させる
ソリツブフロップ２に供給される。コンパレータ１とフ
リップフロップ２との間には、例えば周波数ｆ。の多数
倍の周波数Ｆ。で動作させる複数のＤ形フリップフロッ
プ６の連続物を有し後者から供給されるディジタルフィ
ルタ４が挿入されている。いわゆる多数決検出論理回路
８はフリップフロップ６の最高数、例えば５個によって
供給された信号に対応する信号を供給する。

閾値電圧ｖＴはコンパレータ１の出力に接続されクロッ
ク周波数Ｆ。で動作する第２のフリップフロップを含ん
でいるループによって供給される。アップダウンカウン
タ（Ｕ／Ｄ　ＣＨ２はフリップフロップ１０の出力から
の入力のアップダウンカウントと、ＮＡＮＤゲート１４
を通して、第２Ａ図との関連で上述したウィンドウＷ、
の継続期間中にクロック信号Ｆｏのクロック入力とを受
けている。従って、アップダウンカウンタ（Ｕ／Ｄ　Ｃ
）１２はこのウィンドウＷ１の継続期間の間にのみ動作
する。すなわち、上述の各データ到来のＩＩ　Ｏ＋１と
１′′の交互の初期バースト継続期間の間である。アッ
プダウンカウンタ（Ｕ／Ｄ　Ｃ）１２の出力は閾値電圧
ｖ１に相当するアナログ出力であるＤ　Ａ　Ｃ１６に接
続されている。要求データを供給している第１のフリッ
プフロップ２のサンプリング信号ｆ。は、Ｎ　（Ｆｏ”
　Ｎｆｏ）による割算器２０によって供給されている。

この割算器２０はクロック周波数Ｆ。を受信しＮＡＮＤ
ゲート２２の出力によってリセットされる。このＮＡＮ
Ｄゲート２２は第１の入力としてウィンドウ信号Ｗ１を
受信し、第２の入力としてエツジ検出器２４を通してデ
ィジタルフィルタ４の出力を受信する。

ウィンドウＷ１の継続期間の間のこの回路の動作は、第
４図に関係が説明されている。この第４図は一方ではウ
ィンドウＷ１の間の入力信号ＶＩＮの形状、他方ではウ
ィンドウＷ２の間に使用される信号ｖＴの確立を可能と
するＤＡＣ１６（図中、１６参照）の出力を示している
。Ｄ　Ａ　Ｃ１６の初期出力値は■。

に等しいと仮定する。この値は低い値となるように図示
されている。この値Ｖ。と値ＶＩＮとの比較は増加する
信号１６の第１の正の半周期の間に起こる。コンパレー
タ１はＶＩＮかＶ。より高いかどうかを決定し、フリッ
プフロップ１０はアップダウンカウンタ（Ｕ／Ｄ　ＣＨ
２をアップカウントの方向に動作させる。従って、Ｄ　
Ａ　Ｃ１６は周波数Ｆ。でステップ増加電圧を供給する
。このとき、この電圧は負の半周期等の間に減少する。

Ｄ　Ａ　Ｃ１６の出力は実質上信号ＶＴＮに対応する正
弦波の中央値より低い限りは、増加段階は減少段階より
長い。そのとき、この出力は、平均値のまわりを変化し
、増加段階は減少段階とほとんど同じ継続期間を持って
いる。従って、ウィンドウＷ、の端で実質上平均正弦波
値に等しいＤＡＣ１６の出力値を得る。

従って、初期調整バーストの間に入力信号の平均値に実
質上等しい閾値電圧ｖＴを確立しているという問題は本
発明を用いれば、非常に簡単な方法で解決される。

信号ｆ。の位相を順に調整することも必要である。また
、データ抽出の間に、受信された信号の最小または最大
付近で、すなわち、実質上これらの継続期間の中央でデ
ータ抽出を実行することも必要である。この目的を達成
するため、本発明はＮによる割算器２０のリセット入力
のためのＮＡＮＤゲー１〜２２を通して接続されたエツ
ジ検出器２４を用いている。従って、Ｎによる割算器２
０はディジタルフィルタ４によってフィルタをかけられ
たように、コンパレータ１の出力のＯか１への各遷移に
おける周波数再調整を用い、上記周波数Ｆ。から上記周
波数ｆ。を供給する。ディジタルフィルタ４の特性を科
酌している間、固有の位相信号を得るためのリセットに
関して周波数Ｆ。の十分な数のステップによってシフト
されたカウンタ出力を取ることは十分である。

第３図に関して本発明で用いた各構成回路は、当業者に
対して慣用的なものである。

コンパレータ１について言えば、第５図に図示されたよ
うに、コンパレータ１として自動セ゛ロコンバレータを
用いることか可能である。この自動セロコンパレータは
コンデンサＣと、増幅用インバータ３０と、入力ｖ１と
第１のコンデンサ端子との間に接続された第１のスイッ
チ３１と同様に、入力ｖＴと第１のコンデンサ端子との
間に接続された第２のスイッチ３２と、増幅用インバー
タ３０と並列に接続された第３のスイッチ３３とから禍
戊される。これらのスイッチ３２と３３はクロック周！
１ｔｌＦＯの第１の位相φ１の間に一枚加わっており、
スイッチ３１はクロック周期Ｆ。の第２の位相φ２の間
に一枚加わっている。知ってのとおり、この回路はコン
パレータオフセットに開運した欠点を回避することを可
能とする。

第６図は、第３図の１）八Ｃ１６の構成例を示す図であ
る。＋）　Ａ　Ｃ１６は、第６図に示すように、デコー
ド回路４０を有し、このデコード回路４０はアップタウ
ンカウンタ１２の出力を受信し、分割された橋絡（フリ
ック）４２のスイッチ群４１を制御する。

より好ましくは、分割された橋絡４２は指数関数形から
成り、すなわちレジスタ群が連続値ａｒ。

ａ２ｒ、ａ、ｒ・・・を有している。従って、ＤＡＣ１
６の出力方形波はたとえ後者が上述したように広範囲内
に変わるとしても、急速に電圧値’１’ＩＮに適合させ
られる。

実際上の実施において、クロックバーストの継続期間は
１６周期、すなわち、Ｏと１の８交互サイクルである。

従って、検出システムは８サイクル以内゛Ｃ信弓レベル
を見つけるために十分速くなければならない。入力信号
周波数は約７Ｍｔｌｚである。もしＮ＝６であれば、そ
のときＦ。＝　４２ＭＩＩｚであり、Ｄ　Ａ　Ｃ１６は
１６指数法則レベルと、６ビツｌ〜の容量を持つアップ
ダウンカウンタ（Ｕ／Ｄ　ＣＨ２と、Ｄ　Ａ　Ｃ１６に
接続されている４以上を示すビットのみを含む。

好ましくは、第４図に示したのとは違い、アップダウン
カウンタ１２の出力初期値Ｖ。は低く、そのカウンタ１
２はその値の半分に初期設定されている。だから、その
カウンタ１２は周波数Ｆ。で３２周期以内、すなわち、
クロック周期の尾以内に極値に急速に到達する。

好ましくもまた、Ｄ　Ａ　Ｃ１６の指数変化法則は入力
信号の極値間のレベルの数が信号の振幅に関係ないよう
に計算されている。従って、システムの動作は、クロッ
クバーストの間にビデオ信号の平均振幅の関数と同しよ
うに変化するアップダウンカウンタ１２の平均レベルの
みと同しく一定である。

本発明の他の有利な点は、公知の集積回路技術を用いて
非常に簡単に実施可能な回路の形により当業者によって
容易に製作されることである。

（発明の効果） 以上説明したように、本発明によれば、回路構成か簡単
で、初期調整バーストの間に入力信号の平均値に実質上
等しい閾値電圧ｖＴを得ることができる。また、データ
抽出器をＤＡＣ、アップダウンカウンタ、フリップフロ
ップ、ディジタルフィルタ、エツジ検出器、ＮＡＮＤゲ
ート、割算器を追加して構成したの°Ｃ，集積集積回路
率ｉを用いて簡単に集積化可能となる。

【図面の簡単な説明】

第１図は従来技術の状態を説明するための図、第２Ａ図
〜第２ｃ図は従来の遭遇する問題を明示するための図、 第３図は本発明によるデータ抽出回路を図式的に示す図
、 第４図は動作を示した第３図のデータ抽出回路の種々の
位置での信号を示す図、 第５図は本発明によって使用可能な典型的なコンパレー
タの構成を示す図、 第６図は本発明によって使用可能な典型的なりＡＣの構
成を示す図である。 １・・・コンパレータ、　　　２・・・、フリップフロ
ップ、４・・・ディジタルフィルタ、 ６・・・フリップフロップ、 ８・・・多数決検出論理回路、 １０・・・フリップフロップ、 １２・・・アップタウンカウンタ（Ｕ／Ｄ　Ｃ）。 １４・・・ＮＡＮＤゲート、 １６・・・ティジタルーアナロク変換器（ＤＡＣ）２０
・・・割算器、　　　　　２２・・・ＮＡＮＤゲート、
２４・・・エツジ検出器、　　３０・・・インバータ、
３１、３２．３３・・・スイッチ、４０・・・デコード
回路、４１・・・スイッチ群、　　　４２・・・橋絡。

Claims (3)

【特許請求の範囲】
1. （１）第１の入力（Ｖ＿Ｉ＿Ｎ）へ第１の決定周波数（
   ｆｏ）で放送された０と１のバースト後にビデオチャネ
   ルを通して上記第１の決定周波数（ｆｏ）で伝送された
   ディジタルデータ抽出器であって、 入力信号と閾値レベルとを比較するためのコンパレータ
   と、 上記第１の決定周波数（ｆｏ）の多数倍の第２の周波数
   （Ｆｏ）を供給する手段と、 バースト継続期間の間に動作する閾値レベルを供給する
   手段とを有し、 該閾値レベルを供給する手段は、 上記多数倍の第２の周波数（Ｆｏ）で動作し上記コンパ
   レータの出力に接続された入力をアップダウンカウント
   するアップダウンカウンタ（１２）と、 該アップダウンカウンタの出力を受信し、上記閾値レベ
   ル（Ｖ＿Ｔ）を供給するディジタル−アナログ変換器（
   １６）とから構成され、 上記コンパレータ出力は、要求位相関係に基づく上記第
   １の決定周波数（ｆｏ）でクロック信号を、上記コンパ
   レータ出力に接続されたフリップフロップ（２）に供給
   するための上記多数倍の第２の周波数（Ｆｏ）によって
   上記バーストの間にＮによる割算器（２０）に作用する
   エッジ検出器（２４）に接続されたことを特徴とするビ
   デオ信号ディジタルデータ抽出器。
2. （２）上記ディジタル−アナログ変換器（１６）は指数
   関数形であることを特徴とする請求項１記載のビデオ信
   号ディジタルデータ抽出器。
3. （３）上記コンパレータ出力は多数決検出形（６、８）
   のディジタルフィルタに接続されたことを特徴とする請
   求項１記載のビデオ信号ディジタルデータ抽出器。