JPH03128478A - レーダの積分回路 - Google Patents
レーダの積分回路Info
- Publication number
- JPH03128478A JPH03128478A JP1267338A JP26733889A JPH03128478A JP H03128478 A JPH03128478 A JP H03128478A JP 1267338 A JP1267338 A JP 1267338A JP 26733889 A JP26733889 A JP 26733889A JP H03128478 A JPH03128478 A JP H03128478A
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- output
- fft
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、レーダの目標検出のためのビデオ積分回路
に関するものである。
に関するものである。
第３図は従来のレーダ積分回路の構成を示す図であり、
図において、４は加算器、５はメモリ、６は係数回路、
７はメモリ制御回路である。
図において、４は加算器、５はメモリ、６は係数回路、
７はメモリ制御回路である。
第４図及び第５図は従来のレーダの積分回路の動作の説
明図であり、第４図は積分時間内の目標の移動がパルス
幅に比べて小さい場合、第５図は大きい場合を示し、こ
の第４図および第５図において、（ａ）はレンジゲート
、（ｂ）はビデオ入力、（Ｃ）は積分出力、（ｄ）はメ
モリ出力である。
明図であり、第４図は積分時間内の目標の移動がパルス
幅に比べて小さい場合、第５図は大きい場合を示し、こ
の第４図および第５図において、（ａ）はレンジゲート
、（ｂ）はビデオ入力、（Ｃ）は積分出力、（ｄ）はメ
モリ出力である。
次に動作について説明する。従来の積分回路は積分時間
内の目標の移動は、パルス幅より小さいという前提に基
づいて構成されている。ビデオ入力（第４図（ｂ）に示
す）は加算器４により、メモリ５の出力に係数回路６に
より係数（〈１）をかけたものと加算される。このとき
、メモリ５からの出力は、第４図（ｄ）に示すようにビ
デオ入力と同一距離になるようにメモリ制御回路７によ
り制御される。加算器４の出力は第４図（Ｃ）に示すよ
うに積分され、積分出力として出力されると共に、メモ
ＩＪ ５に記憶される。
内の目標の移動は、パルス幅より小さいという前提に基
づいて構成されている。ビデオ入力（第４図（ｂ）に示
す）は加算器４により、メモリ５の出力に係数回路６に
より係数（〈１）をかけたものと加算される。このとき
、メモリ５からの出力は、第４図（ｄ）に示すようにビ
デオ入力と同一距離になるようにメモリ制御回路７によ
り制御される。加算器４の出力は第４図（Ｃ）に示すよ
うに積分され、積分出力として出力されると共に、メモ
ＩＪ ５に記憶される。
ここで、送信パルス幅が短い、目標の移動速度が大きい
、又は積分時間が長い場合を考えると、ビデオ入力は第
５図但）に示すように積分時間中にヒツト数１〜Ｋに従
って距離が変化し、積分出力は第５図（Ｃ）に示すよう
に積分によりビデオ信号が積み上がらず、積分損失とな
る。
、又は積分時間が長い場合を考えると、ビデオ入力は第
５図但）に示すように積分時間中にヒツト数１〜Ｋに従
って距離が変化し、積分出力は第５図（Ｃ）に示すよう
に積分によりビデオ信号が積み上がらず、積分損失とな
る。
上記の例は巡回型のインコヒーレント積分回路の例を示
したが、加算平均型のインコヒーレント積分回路、コヒ
ーレント積分回路においても同様の損失が生じることと
なる。
したが、加算平均型のインコヒーレント積分回路、コヒ
ーレント積分回路においても同様の損失が生じることと
なる。
従来のレーダの積分回路は以上のように構成されている
ので、送信パルスが短い、目標の移動速度が大きい、又
は積分時間が長く、積分時間中に目標が送信パルス幅以
上に移動する場合には積分損失が大きくなるという問題
点があった。
ので、送信パルスが短い、目標の移動速度が大きい、又
は積分時間が長く、積分時間中に目標が送信パルス幅以
上に移動する場合には積分損失が大きくなるという問題
点があった。
この発明は、上記のような従来のものの問題点を解消す
るためになされたもので、積分時間中に目標が送信パル
ス幅以上に移動する場合にも積分損失を小さく抑えるこ
とができる積分回路を得ることを目的とする。
るためになされたもので、積分時間中に目標が送信パル
ス幅以上に移動する場合にも積分損失を小さく抑えるこ
とができる積分回路を得ることを目的とする。
この発明に係るレーダの積分回路は、コヒーレント積分
を行うドプラフィルタ群の出力チャンネルに応じて、イ
ンコヒーレント積分のレンジゲートをずらせて積分を行
うようにしたものである。
を行うドプラフィルタ群の出力チャンネルに応じて、イ
ンコヒーレント積分のレンジゲートをずらせて積分を行
うようにしたものである。
この発明におけるレーダの積分回路においては、ドプラ
周波数が、コヒーレント積分を行うドプラフィルタ群の
どの出力チャンネルから出力されるかによって判明する
目標の移動速度に応じてインコヒーレント積分のレンジ
ゲートをずらせることにより目標の存在するレンジゲー
トを合わせて積分を行う。
周波数が、コヒーレント積分を行うドプラフィルタ群の
どの出力チャンネルから出力されるかによって判明する
目標の移動速度に応じてインコヒーレント積分のレンジ
ゲートをずらせることにより目標の存在するレンジゲー
トを合わせて積分を行う。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるレーダの積分回路を示
し、図において、■はメモリ、２はＦＦＴ、３は絶対値
回路、４は加算器、５はメモリ、６は係数回路、７はメ
モリ制御回路を示す。なお、図中、絶対値回路３から係
数回路６はＦＦＴ２のｎ番目のフィルタに接続されるも
ののみを示したが、１〜Ｎ番目のフィルタにも同様の回
路が接続されている。
し、図において、■はメモリ、２はＦＦＴ、３は絶対値
回路、４は加算器、５はメモリ、６は係数回路、７はメ
モリ制御回路を示す。なお、図中、絶対値回路３から係
数回路６はＦＦＴ２のｎ番目のフィルタに接続されるも
ののみを示したが、１〜Ｎ番目のフィルタにも同様の回
路が接続されている。
第２図は、その動作の説明図であり、同図（ａ）はレン
ジゲート、同図（ｂ）はドプラフィルタ（ＦＦＴ）出力
、同図（Ｃ）は積分出力、同図（ｄ）はメモリ出力を示
す。
ジゲート、同図（ｂ）はドプラフィルタ（ＦＦＴ）出力
、同図（Ｃ）は積分出力、同図（ｄ）はメモリ出力を示
す。
次に動作について説明する。ここではＮヒツトのコヒー
レント積分、コヒーレント積分出力をＭ回のインコヒー
レント積分（ＮＸＭ＝Ｋ）の積分を行うものとする。
レント積分、コヒーレント積分出力をＭ回のインコヒー
レント積分（ＮＸＭ＝Ｋ）の積分を行うものとする。
ビデオ入力（複素）はメモリ１にＮヒツト分記憶され、
ＦＦＴ２のＮ点ＦＦＴによりＮ個のドプラフィルタ毎に
コヒーレント積分される。積分ヒツト数をＮＸＭ＝にヒ
ツトとすると、ＦＦＴ２のｎ番目のフィルタ出力の時間
関係は第２図（ｂ）のようになる。
ＦＦＴ２のＮ点ＦＦＴによりＮ個のドプラフィルタ毎に
コヒーレント積分される。積分ヒツト数をＮＸＭ＝にヒ
ツトとすると、ＦＦＴ２のｎ番目のフィルタ出力の時間
関係は第２図（ｂ）のようになる。
このとき、送信繰返し周波数がドプラ周波数より高く、
ドプラ周波数にアンビギュイティがないとすれば、ｎ番
目のフィルタから出力されるドプラ周波数ｆｄは、送信
繰り返し周波数をｆっとすると、 へ 目標の移動速度■は、 λ・ｆｉ ・ （ｎ−１） コヒーレント積分時間内の目標の移動距離ｄは、となる
。
ドプラ周波数にアンビギュイティがないとすれば、ｎ番
目のフィルタから出力されるドプラ周波数ｆｄは、送信
繰り返し周波数をｆっとすると、 へ 目標の移動速度■は、 λ・ｆｉ ・ （ｎ−１） コヒーレント積分時間内の目標の移動距離ｄは、となる
。
ここで、ｄは送信パルス幅に相当する距離以下でなけれ
ばならない。ＦＦＴ２の出力は絶対値回路３により絶対
値に変換され、加算器４によりメモリ５から読み出され
たデータに係数回路６で係数（〈１）をかけたものと加
算される。加算器４の出力は積分出力となると同時にメ
モリ５に記憶される。
ばならない。ＦＦＴ２の出力は絶対値回路３により絶対
値に変換され、加算器４によりメモリ５から読み出され
たデータに係数回路６で係数（〈１）をかけたものと加
算される。加算器４の出力は積分出力となると同時にメ
モリ５に記憶される。
メモリ制御部回路７はメモリ５からドプラフィルタ出力
の距離に対し、レンジゲートがβ個ずれた距離のデータ
を読み出すようにメモリ５を制御する。レンジゲート幅
をΔＲ，インコヒーレント積分のｍ回目とすると、ｌは
、 を満たすものとすれば、第２図の（ｄ）に示すようにド
プラフィルタ出力とメモリ出力の時間が合い、ビデオ信
号を積み上げることができる。
の距離に対し、レンジゲートがβ個ずれた距離のデータ
を読み出すようにメモリ５を制御する。レンジゲート幅
をΔＲ，インコヒーレント積分のｍ回目とすると、ｌは
、 を満たすものとすれば、第２図の（ｄ）に示すようにド
プラフィルタ出力とメモリ出力の時間が合い、ビデオ信
号を積み上げることができる。
なお、上記実施例では、コヒーレント積分回路を、メモ
リ１とＦＦＴ２とで構成する例を示したが、ＤＦＴ、デ
ィジタルフィルタ等で構成することもでき、上記実施例
と同様の効果を奏する。
リ１とＦＦＴ２とで構成する例を示したが、ＤＦＴ、デ
ィジタルフィルタ等で構成することもでき、上記実施例
と同様の効果を奏する。
またインコヒーレント積分回路として、巡回型の積分回
路の例を示したが、加算平均回路等で構成することもで
きる。
路の例を示したが、加算平均回路等で構成することもで
きる。
〔発明の効果］
以上のように、この発明に係るレーダの積分回路によれ
ば、目標の速度に応じてレンジゲートをずらしながら積
分を行うように構成したので、積分時間中に目標がパル
ス幅以上に移動する場合であっても積分損失を小さく抑
えることができる積分回路が得られる効果がある。
ば、目標の速度に応じてレンジゲートをずらしながら積
分を行うように構成したので、積分時間中に目標がパル
ス幅以上に移動する場合であっても積分損失を小さく抑
えることができる積分回路が得られる効果がある。
第１図はこの発明の一実施例によるレーダの積分回路の
構成を示す図、第２図はこの発明の一実施例の動作の説
明図、第３図は従来のレーダの積分回路の構成を示す図
、第４図及び第５図は従来の動作の説明図である。 図において、１はメモリ、２はＦＦＴ、３は絶対値回路
、４は加算器、５はメモリ、６は係数回路、７はメモリ
制御回路である。 なお図中同一符号は同−又は相当部分を示す。
構成を示す図、第２図はこの発明の一実施例の動作の説
明図、第３図は従来のレーダの積分回路の構成を示す図
、第４図及び第５図は従来の動作の説明図である。 図において、１はメモリ、２はＦＦＴ、３は絶対値回路
、４は加算器、５はメモリ、６は係数回路、７はメモリ
制御回路である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）レーダ受信機の検波出力のコヒーレント積分を行
うドプラフィルタ群と、 このドプラフィルタ群のフィルタ出力のインコヒーレン
ト積分を行う積分回路又は加算平均回路とを備え、 上記ドプラフィルタの出力チャンネルに応じてレンジゲ
ートをずらせてインコヒーレント積分を行うことを特徴
とするレーダの積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267338A JPH03128478A (ja) | 1989-10-13 | 1989-10-13 | レーダの積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267338A JPH03128478A (ja) | 1989-10-13 | 1989-10-13 | レーダの積分回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03128478A true JPH03128478A (ja) | 1991-05-31 |
Family
ID=17443434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1267338A Pending JPH03128478A (ja) | 1989-10-13 | 1989-10-13 | レーダの積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03128478A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006258786A (ja) * | 2005-02-15 | 2006-09-28 | Mitsubishi Electric Corp | レーダ装置 |
| JP2008020419A (ja) * | 2006-07-14 | 2008-01-31 | Nec Corp | レーダ信号処理方法及びレーダ信号処理装置 |
| JP2012220267A (ja) * | 2011-04-06 | 2012-11-12 | Toshiba Corp | レーダ装置及び受信データ処理方法 |
| JP2012251953A (ja) * | 2011-06-06 | 2012-12-20 | Toshiba Corp | レーダ装置及び受信データ処理方法 |
-
1989
- 1989-10-13 JP JP1267338A patent/JPH03128478A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006258786A (ja) * | 2005-02-15 | 2006-09-28 | Mitsubishi Electric Corp | レーダ装置 |
| JP2008020419A (ja) * | 2006-07-14 | 2008-01-31 | Nec Corp | レーダ信号処理方法及びレーダ信号処理装置 |
| JP2012220267A (ja) * | 2011-04-06 | 2012-11-12 | Toshiba Corp | レーダ装置及び受信データ処理方法 |
| JP2012251953A (ja) * | 2011-06-06 | 2012-12-20 | Toshiba Corp | レーダ装置及び受信データ処理方法 |
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