JPH03128526A - エミッタフォロワ回路 - Google Patents
エミッタフォロワ回路Info
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- JPH03128526A JPH03128526A JP1267318A JP26731889A JPH03128526A JP H03128526 A JPH03128526 A JP H03128526A JP 1267318 A JP1267318 A JP 1267318A JP 26731889 A JP26731889 A JP 26731889A JP H03128526 A JPH03128526 A JP H03128526A
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- JP
- Japan
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- transistor
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- emitter follower
- current
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- 238000001514 detection method Methods 0.000 abstract description 13
- 238000007599 discharging Methods 0.000 abstract description 10
- 239000003990 capacitor Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 2
- 101100243558 Caenorhabditis elegans pfd-3 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0416—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/04166—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the output circuit in bipolar transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明はエミッタフォロワ回路に関し、特に、負荷容量
に充電された電荷を急速に放電できるようにしてスイッ
チング動作速度を速めたエミッタフォロワ回路に関する
。
に充電された電荷を急速に放電できるようにしてスイッ
チング動作速度を速めたエミッタフォロワ回路に関する
。
［従来の技術］
エミッタフォロワ回路は出力インピーダンスが低く、負
荷容量に対する駆動能力が高いので、エミッタ結合型差
動論理回路（ＥＣＬ）の出力手段として広く使用されて
いる。しかしながら、抵抗終端によるエミッタフォロワ
回路は立下がり時の出力インピーダンスが立上がり時に
比べ比較的大きいため、これを改善するものとして、例
えば特開昭５８−４３６２８号公報などにより、第６図
に示すエミッタフォロワ回路が提案された。第６図はこ
のエミッタフォロワ回路を、ｎｐｎトランジスタＱｌ、
Ｑ２．抵抗Ｒ１，Ｒ２および電流源ＩＱＳからなる電流
切り換え型論理回路の出力部に用いた例であって、第６
図に示すようにエミッタフォロワ回路は、エミッタフォ
ロワ用のマルチエミッタｎｐｎトランジスタＱ３と、負
荷容量の充電電荷を放電するためのｐｎｐトランジスタ
Ｑ４と、ダイオードＤ１と抵抗Ｒ３からなるトランジス
タＱ４のバイアス回路とから構成されている。
荷容量に対する駆動能力が高いので、エミッタ結合型差
動論理回路（ＥＣＬ）の出力手段として広く使用されて
いる。しかしながら、抵抗終端によるエミッタフォロワ
回路は立下がり時の出力インピーダンスが立上がり時に
比べ比較的大きいため、これを改善するものとして、例
えば特開昭５８−４３６２８号公報などにより、第６図
に示すエミッタフォロワ回路が提案された。第６図はこ
のエミッタフォロワ回路を、ｎｐｎトランジスタＱｌ、
Ｑ２．抵抗Ｒ１，Ｒ２および電流源ＩＱＳからなる電流
切り換え型論理回路の出力部に用いた例であって、第６
図に示すようにエミッタフォロワ回路は、エミッタフォ
ロワ用のマルチエミッタｎｐｎトランジスタＱ３と、負
荷容量の充電電荷を放電するためのｐｎｐトランジスタ
Ｑ４と、ダイオードＤ１と抵抗Ｒ３からなるトランジス
タＱ４のバイアス回路とから構成されている。
なお、図中０１はトランジスタＱ４のバイアス回路に寄
生する寄生容量である。
生する寄生容量である。
次に、この回路の動作について説明する。いま説明の簡
略化のためトランジスタＱ３、Ｑ４、ダイオードＤ１の
順方向動作電圧をすべて等しくＶＦとすると、ダイオー
ドＤ１とｐｎｐトランジスタＱ４とはカレントミラー回
路を構成するため、入力信号がＨｉｇｈまたはＬｏｗ状
態で安定しているときＤｌとＱ４を流れる電流は等しい
。
略化のためトランジスタＱ３、Ｑ４、ダイオードＤ１の
順方向動作電圧をすべて等しくＶＦとすると、ダイオー
ドＤ１とｐｎｐトランジスタＱ４とはカレントミラー回
路を構成するため、入力信号がＨｉｇｈまたはＬｏｗ状
態で安定しているときＤｌとＱ４を流れる電流は等しい
。
Ｈｉｇｈ状態における電流：
Ｉ ｎ （Ｄ １ ） −Ｉ Ｈ（Ｑ ４ ）＝（２
・Ｖ ｐ Ｖ ＥＥ） ／ Ｒ３Ｌｏｗ状態における
電流： Ｉ ｔ （Ｄ １ ） −Ｉ ｔ、 （Ｑ ４ ）
（Ｒ２・Ｉｃｓ＋２ ・ＶＰ Ｖ）：Ｉり ／Ｒ３ト
ランジスタＱ３のベースへの入力信号がＬｏｗからＨｉ
ｇｈへと変化したときには、トランジスタＱ３から負荷
容１１ｃＬへの充電定流が供給され、ダイオードＤ１、
トランジスタＱ４を流れる電流は、Ｌｏｗ状態における
電流からＨｉｇｈ状態における電流へと移りかわる。こ
の時の動作は通常の抵抗終端されたエミッタフォロワ回
路と同様であって、その出力インピーダンスは低インピ
ーダンスであるため高速である。逆にベースへの入力信
号が立下がる時には、ダイオードＤ１が構成する劇のエ
ミッタフォロワ回路は、寄生容量Ｃ１と抵抗Ｒ３からな
る回路の時定数が小さいのでほとんど遅滞なく電位降下
する。ところが、負荷容量ＣＬはＣ１に比較して格段に
大きいため、ｐｎｐトランジスタＱ４が構成する側のエ
ミッタフォロワ回路の電圧は上記電圧降下に追随するこ
とができない、このため、Ｑ４のベース・エミッタ間電
圧が増大し大きな放電電流がトランジスタＱ４を流れる
。これにより出力端子０υ丁の電位は、バイアス回路の
電圧に追随して急速に降下する。したがつて、この従来
例のエミッタフォロワ回路は立下がり時も出力インピー
ダンスは低インピーダンスでその動作は高速である。
・Ｖ ｐ Ｖ ＥＥ） ／ Ｒ３Ｌｏｗ状態における
電流： Ｉ ｔ （Ｄ １ ） −Ｉ ｔ、 （Ｑ ４ ）
（Ｒ２・Ｉｃｓ＋２ ・ＶＰ Ｖ）：Ｉり ／Ｒ３ト
ランジスタＱ３のベースへの入力信号がＬｏｗからＨｉ
ｇｈへと変化したときには、トランジスタＱ３から負荷
容１１ｃＬへの充電定流が供給され、ダイオードＤ１、
トランジスタＱ４を流れる電流は、Ｌｏｗ状態における
電流からＨｉｇｈ状態における電流へと移りかわる。こ
の時の動作は通常の抵抗終端されたエミッタフォロワ回
路と同様であって、その出力インピーダンスは低インピ
ーダンスであるため高速である。逆にベースへの入力信
号が立下がる時には、ダイオードＤ１が構成する劇のエ
ミッタフォロワ回路は、寄生容量Ｃ１と抵抗Ｒ３からな
る回路の時定数が小さいのでほとんど遅滞なく電位降下
する。ところが、負荷容量ＣＬはＣ１に比較して格段に
大きいため、ｐｎｐトランジスタＱ４が構成する側のエ
ミッタフォロワ回路の電圧は上記電圧降下に追随するこ
とができない、このため、Ｑ４のベース・エミッタ間電
圧が増大し大きな放電電流がトランジスタＱ４を流れる
。これにより出力端子０υ丁の電位は、バイアス回路の
電圧に追随して急速に降下する。したがつて、この従来
例のエミッタフォロワ回路は立下がり時も出力インピー
ダンスは低インピーダンスでその動作は高速である。
［発明が解決しようとする課題］
上述した従来のエミッタフォロワ回路では、放電用トラ
ンジスタＱ４のｈＦＥが高い場合には動作の高速化が達
成可能であるが、これが低い場合には、ベース電流が抵
抗Ｒ３へ流れ込みトランジスタＱ４のバイアス回路自体
の立下がり速度が低下するため、立下がり時の出力イン
ピーダンスが増大しスイッチング動作速度が遅くなると
いう欠点がある。
ンジスタＱ４のｈＦＥが高い場合には動作の高速化が達
成可能であるが、これが低い場合には、ベース電流が抵
抗Ｒ３へ流れ込みトランジスタＱ４のバイアス回路自体
の立下がり速度が低下するため、立下がり時の出力イン
ピーダンスが増大しスイッチング動作速度が遅くなると
いう欠点がある。
［課題を解決するための手段］
本発明は、マルチエミッタのエミッタフォロワ用ｎｐｎ
トランジスタの第１のエミッタに放電用ｐｎｐトランジ
スタのバイアス回路を接続し、その第２のエミッタに放
電用ｐｎｐトランジスタのエミッタを接続したエミッタ
フォロワ回路において、放電用ｐｎｐトランジスタのコ
レクタと低位側電源ＶＢｐ１との間には放電電流検出用
の抵抗を挿入し、前記第２のエミッタと低位側電源ＶＥ
Ｈとの間には放電電流検出用抵抗の検出電圧値によって
動作する主放電用ｎｐｎトランジスタを接続したもので
ある。
トランジスタの第１のエミッタに放電用ｐｎｐトランジ
スタのバイアス回路を接続し、その第２のエミッタに放
電用ｐｎｐトランジスタのエミッタを接続したエミッタ
フォロワ回路において、放電用ｐｎｐトランジスタのコ
レクタと低位側電源ＶＢｐ１との間には放電電流検出用
の抵抗を挿入し、前記第２のエミッタと低位側電源ＶＥ
Ｈとの間には放電電流検出用抵抗の検出電圧値によって
動作する主放電用ｎｐｎトランジスタを接続したもので
ある。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例であるエミッタフォロワ
回路を電流切り換え型論理回路の出力手段として用いた
場合の回路図である。
回路を電流切り換え型論理回路の出力手段として用いた
場合の回路図である。
本実施例のエミッタフォロワ回路は、マルチエミッタを
有するエミッタフォロワ用トランジスタＱ３と、ダイオ
ード接続されたｐｎｐトランジスタＱ５およびＲ３から
なるバイアス回路と、該バイアス回路のバイアス電流を
受けて動作するｐｎｐトランジスタＱ４および抵抗Ｒ４
からなる負荷容量放電状態検出回路と、主放電経路とな
るｎｐｎトランジスタＱ６とにより構成されている。
有するエミッタフォロワ用トランジスタＱ３と、ダイオ
ード接続されたｐｎｐトランジスタＱ５およびＲ３から
なるバイアス回路と、該バイアス回路のバイアス電流を
受けて動作するｐｎｐトランジスタＱ４および抵抗Ｒ４
からなる負荷容量放電状態検出回路と、主放電経路とな
るｎｐｎトランジスタＱ６とにより構成されている。
次に、この回路の動作について説明する。第６図の従来
例と同様に、ダイオード接続されたｐｎｐトランジスタ
Ｑ５とｐｎｐトランジスタＱ４とはカレントミラー回路
を構成している。トランジスタＱ４のｈｌ−０が低い場
合にはベース電流が増メするため、抵抗Ｒ３に流れる電
流Ｉ （Ｒ３）が担抗Ｒ４に流れる電流Ｉ （Ｒ４）よ
り大きくなる。
例と同様に、ダイオード接続されたｐｎｐトランジスタ
Ｑ５とｐｎｐトランジスタＱ４とはカレントミラー回路
を構成している。トランジスタＱ４のｈｌ−０が低い場
合にはベース電流が増メするため、抵抗Ｒ３に流れる電
流Ｉ （Ｒ３）が担抗Ｒ４に流れる電流Ｉ （Ｒ４）よ
り大きくなる。
入力信号がＨ４ｇｈまたはＬｏｗ状態で安定している時
各々の電流を式で表すと下記のようになる。
各々の電流を式で表すと下記のようになる。
Ｈｉｇｈ状態における電流：
ＩＨ（Ｒ３）＝（２・Ｖ ｐ Ｖ Ｅ［：） ／ Ｒ
３Ｉ Ｈ（Ｒ４） ＝ （ｈ ｐｇ／ （２＋ ｈ ｐ
ε〉）ｘＩｏ（Ｒ３） Ｌｏｗ状態における電流： ＩＬ （Ｒ３）＝（Ｒ２・Ｉｃｓ＋２Ｖｐ Ｖａｔ）
／Ｒ３ Ｉ Ｌ （Ｒ４） ＝ （ｈｐｇ／ （２＋ｂＦｉ）
１ｘＩｔ （Ｒ３） この時、 Ｒ６・ＩＨ（Ｒ６）＝ （ｈｐｔ／ （２＋ｂ＋１））
Ｘ （２・Ｖｐ Ｖａｔ） Ｘ Ｒ６／ Ｒ３＜ Ｖ Ｆ の条件を満足するように抵抗Ｒ４の抵抗値を設定すれば
、Ｌｏｗ状態、Ｈｉｇｈ状態および立上がりの遷移状態
において、Ｑ６がＯｆｆ状態を維持するようにすること
ができる。
３Ｉ Ｈ（Ｒ４） ＝ （ｈ ｐｇ／ （２＋ ｈ ｐ
ε〉）ｘＩｏ（Ｒ３） Ｌｏｗ状態における電流： ＩＬ （Ｒ３）＝（Ｒ２・Ｉｃｓ＋２Ｖｐ Ｖａｔ）
／Ｒ３ Ｉ Ｌ （Ｒ４） ＝ （ｈｐｇ／ （２＋ｂＦｉ）
１ｘＩｔ （Ｒ３） この時、 Ｒ６・ＩＨ（Ｒ６）＝ （ｈｐｔ／ （２＋ｂ＋１））
Ｘ （２・Ｖｐ Ｖａｔ） Ｘ Ｒ６／ Ｒ３＜ Ｖ Ｆ の条件を満足するように抵抗Ｒ４の抵抗値を設定すれば
、Ｌｏｗ状態、Ｈｉｇｈ状態および立上がりの遷移状態
において、Ｑ６がＯｆｆ状態を維持するようにすること
ができる。
立下がり動作時において、Ｑ５が構成する側のエミツタ
７オロワ回路には僅がな寄生容量が付加しているだけな
ので、はとんど遅滞なく電位降下する。ところが、出力
端子には負荷容Ｊｌｃｔが付加しているので、ｐｎｐト
ランジスタＱ４が構成する側のエミッタフォロワ回路は
この電圧変化に追随することができない、このためＱ４
のベース・エミッタ間電圧が増大し、トランジスタＱ４
はより大きな放電電流を流すことによりバイアス回路に
追随して電位降下するように動作する。ところが、トラ
ンジスタＱ４のｈｐｉが低いため、大きなベース電流が
抵抗Ｒ３へ流れ込み、トランジスタＱ５が構成する側の
エミ・ツタフォロワ回路の立下がり速度自体が遅くなる
。しかし、本実施例のエミッタフォロワ回路では、ｐｎ
ｐトランジスタＱ４のコレクタと電源ＶＥＩＩとの間に
放電電流検出用の抵抗Ｒ４を接続して出力立下がり時に
ｐｎｐトランジスタＱ４を流れる電流を検出し、その検
出結果により、ｎｐｎトランジスタＱ６を動作させるの
で、別に主放電電流経路が形成される。この動作により
、エミッタフォロワ回路の立下がり時の出力インピーダ
ンスは低くなり、スイッチング動作速度を速くすること
ができる。
７オロワ回路には僅がな寄生容量が付加しているだけな
ので、はとんど遅滞なく電位降下する。ところが、出力
端子には負荷容Ｊｌｃｔが付加しているので、ｐｎｐト
ランジスタＱ４が構成する側のエミッタフォロワ回路は
この電圧変化に追随することができない、このためＱ４
のベース・エミッタ間電圧が増大し、トランジスタＱ４
はより大きな放電電流を流すことによりバイアス回路に
追随して電位降下するように動作する。ところが、トラ
ンジスタＱ４のｈｐｉが低いため、大きなベース電流が
抵抗Ｒ３へ流れ込み、トランジスタＱ５が構成する側の
エミ・ツタフォロワ回路の立下がり速度自体が遅くなる
。しかし、本実施例のエミッタフォロワ回路では、ｐｎ
ｐトランジスタＱ４のコレクタと電源ＶＥＩＩとの間に
放電電流検出用の抵抗Ｒ４を接続して出力立下がり時に
ｐｎｐトランジスタＱ４を流れる電流を検出し、その検
出結果により、ｎｐｎトランジスタＱ６を動作させるの
で、別に主放電電流経路が形成される。この動作により
、エミッタフォロワ回路の立下がり時の出力インピーダ
ンスは低くなり、スイッチング動作速度を速くすること
ができる。
第２図乃至第４図に、この実施例のエミッタフォロワ回
路を出力部に有するＥＣＬ回路の特性のシミュレーショ
ン結果を、第６図の従来例のそれと対比して示す。第２
図は立下がり時の遅延時間ｔｐｄがｐｎｐトランジスタ
Ｑ４のｈＰＥによりどのように変化するかを示したグラ
フである。第３図は遅延時間ｔｐｄの負荷容量依存性を
示したグラフである。第４図（ａ）、（ｂ）は、それぞ
れ本実施例と従来例の出力波形の負荷容量依存性を示し
た図である。この時のパラメータ定数は下記の通りであ
る。
路を出力部に有するＥＣＬ回路の特性のシミュレーショ
ン結果を、第６図の従来例のそれと対比して示す。第２
図は立下がり時の遅延時間ｔｐｄがｐｎｐトランジスタ
Ｑ４のｈＰＥによりどのように変化するかを示したグラ
フである。第３図は遅延時間ｔｐｄの負荷容量依存性を
示したグラフである。第４図（ａ）、（ｂ）は、それぞ
れ本実施例と従来例の出力波形の負荷容量依存性を示し
た図である。この時のパラメータ定数は下記の通りであ
る。
Ｒ１＝Ｒ２＝２にΩ、 Ｒ３＝Ｒ４＝８にΩＩｃ５＝０
．３ｍＡ Ｖｃｃ＝ ＯＶ、 Ｖｉｔ＝ ５． ２ＶＶｐ＝
０．７５Ｖ ｐｎｐトランジスタのｈｐｇ＝２ ｎｐｎトランジスタのｈｐｔ＝９０ 第５図は１本発明の第２の実施例であるエミッタフォロ
ワ回路を出力手段として有するＥＣＬの回路図である。
．３ｍＡ Ｖｃｃ＝ ＯＶ、 Ｖｉｔ＝ ５． ２ＶＶｐ＝
０．７５Ｖ ｐｎｐトランジスタのｈｐｇ＝２ ｎｐｎトランジスタのｈｐｔ＝９０ 第５図は１本発明の第２の実施例であるエミッタフォロ
ワ回路を出力手段として有するＥＣＬの回路図である。
本実施例のエミッタフォロワ回路は、マルチエミッタを
有するエミッタフォロワ用トランジスタＱ３と、ダイオ
ード接続されたｐｎｐトランジスタＱ５および抵抗Ｒ３
からなるバイアス回路と、該バイアス回路からバイアス
電流の供給を受けて動作するｐｎｐトランジスタＱ４お
よび抵抗Ｒ４からなる負荷容量放電状態検出回路と、負
荷容量充電電荷の主放電電流経路となるｎｐｎトランジ
スタＱ６とダイオードＤ２との直列回路により構成され
る。
有するエミッタフォロワ用トランジスタＱ３と、ダイオ
ード接続されたｐｎｐトランジスタＱ５および抵抗Ｒ３
からなるバイアス回路と、該バイアス回路からバイアス
電流の供給を受けて動作するｐｎｐトランジスタＱ４お
よび抵抗Ｒ４からなる負荷容量放電状態検出回路と、負
荷容量充電電荷の主放電電流経路となるｎｐｎトランジ
スタＱ６とダイオードＤ２との直列回路により構成され
る。
本実施例では、抵抗Ｒ４の値を
り・ＩＨ（Ｒ４） ＝ （ｈｐＩ！／ （２＋ｈｐｉ）
ＩＸ （２Ｖｐ Ｖｔ１） Ｒ４ ／ Ｒ３＜ ２ Ｖ ｐ を満足するようにすることにより、Ｑ６のＬｏｗ状態、
Ｈ４ｇｈ状態および立上がり時の遷移状態におけるＯｆ
ｆ状態を維持できる。
ＩＸ （２Ｖｐ Ｖｔ１） Ｒ４ ／ Ｒ３＜ ２ Ｖ ｐ を満足するようにすることにより、Ｑ６のＬｏｗ状態、
Ｈ４ｇｈ状態および立上がり時の遷移状態におけるＯｆ
ｆ状態を維持できる。
［発明の効果］
以上説明したように、本発明は、従来のエミッタフォロ
ワ回路に対し、ｐｎｐトランジスタのコレクタと低位制
電ｆＡＶＥＥとの間に放電電流検出用抵抗を接続して出
力立下がり時にｐｎｐトランジスタを流れる電流を検出
し、該検出値によって動作する、主放電電流経路を形成
するｎｐｎトランジスタを出力端子−低位側電源間に接
続したものであるので、本発明によれば、たとえ放電用
ｐｎｐトランジスタのｈＦｅが低くとも高いｈＰＥを有
するｎｐｎトランジスタが主放電電流経路を形成するこ
とから、負荷容量に充電された電荷を低インピーダンス
回路により急速に放電することができる。したがって、
本発明によれば、エミッタフォロワ回路の立下がり時の
スイッチング速度を高速化することができる。
ワ回路に対し、ｐｎｐトランジスタのコレクタと低位制
電ｆＡＶＥＥとの間に放電電流検出用抵抗を接続して出
力立下がり時にｐｎｐトランジスタを流れる電流を検出
し、該検出値によって動作する、主放電電流経路を形成
するｎｐｎトランジスタを出力端子−低位側電源間に接
続したものであるので、本発明によれば、たとえ放電用
ｐｎｐトランジスタのｈＦｅが低くとも高いｈＰＥを有
するｎｐｎトランジスタが主放電電流経路を形成するこ
とから、負荷容量に充電された電荷を低インピーダンス
回路により急速に放電することができる。したがって、
本発明によれば、エミッタフォロワ回路の立下がり時の
スイッチング速度を高速化することができる。
【図面の簡単な説明】
第■図は、本発明の第１の実施例の回路図、第２図〜第
４図は、第１図の回路の特性のシミュレーション結果を
、従来例のそれと対比して示した特性曲線図、第５図は
、本発明の第２の実施例の回路図、第６図は、従来例の
回路図である。
４図は、第１図の回路の特性のシミュレーション結果を
、従来例のそれと対比して示した特性曲線図、第５図は
、本発明の第２の実施例の回路図、第６図は、従来例の
回路図である。
Claims (1)
- 第１および第２のエミッタを有しベースが入力端子に
接続されコレクタが高位側電源に接続された第１のｎｐ
ｎトランジスタと、アノードが前記第１のｎｐｎトラン
ジスタの第１のエミッタに接続されカソードが第１の抵
抗を介して低位側の電源に接続されたダイオードと、エ
ミッタが前記第１のｎｐｎトランジスタの第２のエミッ
タとともに出力端子に接続されベースが前記ダイオード
のカソードに接続されコレクタが第２の抵抗を介して低
位側の電源に接続されたｐｎｐトランジスタと、エミッ
タが低位側の電源に接続されベースが前記ｐｎｐトラン
ジスタのコレクタに接続されコレクタが出力端子に接続
された第２のｎｐｎトランジスタとを具備するエミッタ
フォロワ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267318A JPH03128526A (ja) | 1989-10-13 | 1989-10-13 | エミッタフォロワ回路 |
| US07/596,042 US5079448A (en) | 1989-10-13 | 1990-10-11 | Emitter-follower circuit in which load capacitance is quickly discharged |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267318A JPH03128526A (ja) | 1989-10-13 | 1989-10-13 | エミッタフォロワ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03128526A true JPH03128526A (ja) | 1991-05-31 |
Family
ID=17443155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1267318A Pending JPH03128526A (ja) | 1989-10-13 | 1989-10-13 | エミッタフォロワ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5079448A (ja) |
| JP (1) | JPH03128526A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602498A (en) * | 1994-03-15 | 1997-02-11 | Mitsubishi Denki Kabushiki Kaisha | Current switching logic type circuit with small current consumption |
| JP2008511483A (ja) * | 2004-08-30 | 2008-04-17 | ブローズ ファールツォイクタイレ ゲーエムベーハー ウント シーオー． カーゲー， コブルク | 調節可能な側部チークを有している自動車用座席 |
| CN120357890A (zh) * | 2025-06-19 | 2025-07-22 | 杭州飞思特电源科技有限公司 | 一种零启动功耗的同相位驱动电平转换电路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296765A (en) * | 1992-03-20 | 1994-03-22 | Siliconix Incorporated | Driver circuit for sinking current to two supply voltages |
| DE4236430C1 (de) * | 1992-10-28 | 1994-02-17 | Siemens Ag | Schaltstufe in Stromschaltertechnik |
| DE4237122C2 (de) * | 1992-11-03 | 1996-12-12 | Texas Instruments Deutschland | Schaltungsanordnung zur Überwachung des Drainstromes eines Metall-Oxid-Halbleiter-Feldeffekttransistors |
| JP3272298B2 (ja) * | 1998-04-27 | 2002-04-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 放電回路を備えたスイッチ回路および電子機器 |
| US6675304B1 (en) * | 1999-11-29 | 2004-01-06 | Intel Corporation | System for transitioning a processor from a higher to a lower activity state by switching in and out of an impedance on the voltage regulator |
| US7006313B2 (en) * | 2002-06-25 | 2006-02-28 | Texas Instruments Incorporated | Circuit and method to match common mode flex impedance and to achieve symmetrical switching voltage outputs of write driver |
| JP4134845B2 (ja) * | 2003-08-19 | 2008-08-20 | 株式会社デンソー | 信号生成回路，フェールセーフ回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57160206A (en) * | 1981-03-27 | 1982-10-02 | Toshiba Corp | Fine current source circuit |
| US4467223A (en) * | 1982-04-22 | 1984-08-21 | Motorola, Inc. | Enable gate for 3 state circuits |
| US4857864A (en) * | 1987-06-05 | 1989-08-15 | Kabushiki Kaisha Toshiba | Current mirror circuit |
-
1989
- 1989-10-13 JP JP1267318A patent/JPH03128526A/ja active Pending
-
1990
- 1990-10-11 US US07/596,042 patent/US5079448A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602498A (en) * | 1994-03-15 | 1997-02-11 | Mitsubishi Denki Kabushiki Kaisha | Current switching logic type circuit with small current consumption |
| US5754062A (en) * | 1994-03-15 | 1998-05-19 | Mitsubishi Denki Kabushiki Kaisha | Current switching logic type circuit with small current consumption |
| JP2008511483A (ja) * | 2004-08-30 | 2008-04-17 | ブローズ ファールツォイクタイレ ゲーエムベーハー ウント シーオー． カーゲー， コブルク | 調節可能な側部チークを有している自動車用座席 |
| JP4922166B2 (ja) * | 2004-08-30 | 2012-04-25 | ブローズ ファールツォイクタイレ ゲーエムベーハー ウント シーオー． カーゲー， コブルク | 調節可能な側部チークを有している自動車用座席 |
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Also Published As
| Publication number | Publication date |
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