JPH088484B2 - エミッタフォロワ回路 - Google Patents

エミッタフォロワ回路

Info

Publication number
JPH088484B2
JPH088484B2 JP1194774A JP19477489A JPH088484B2 JP H088484 B2 JPH088484 B2 JP H088484B2 JP 1194774 A JP1194774 A JP 1194774A JP 19477489 A JP19477489 A JP 19477489A JP H088484 B2 JPH088484 B2 JP H088484B2
Authority
JP
Japan
Prior art keywords
transistor
emitter
emitter follower
output
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1194774A
Other languages
English (en)
Other versions
JPH0358619A (ja
Inventor
浩二 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP1194774A priority Critical patent/JPH088484B2/ja
Priority to US07/558,308 priority patent/US5041743A/en
Priority to EP90114477A priority patent/EP0410479B1/en
Priority to DE69022791T priority patent/DE69022791T2/de
Publication of JPH0358619A publication Critical patent/JPH0358619A/ja
Publication of JPH088484B2 publication Critical patent/JPH088484B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
    • H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はエミッタフォロワ回路に関し、特に負荷容量
による遅延時間を改善し動作速度を早めたエミッタフォ
ロワ回路に関する。
［従来の技術］ 従来、デジタル論理回路で高速動作が可能な回路とし
てエミッタ結合型論理回路:ECLがよく知られている。EC
Lは負荷駆動能力を高めるためエミッタフォロワ回路を
出力手段として有する。エミッタフォロワ回路はエミッ
タフォロワトランジスタと終端抵抗により接地電位と負
の電源電圧:VEE（通常−4.5Vまたは−5.2V）との間に構
成される場合が一般的であったが、近年消費電力削減を
目的として接地電位と第２の負の電源電圧:VT（通常−2
V）との間に構成される場合が多くなってきた。特に、
高集積ECL論理回路においてこの傾向が著しい。
第４図に従来のエミッタフォロワ回路を出力手段とし
て有するECLの回路図を示す。Q11,Q12は互いにエミッタ
結合したカレントスイッチトランジスタであり、Q11の
ベースは入力端子:INに接続し、Q12のベースは基準電
位:VR1に接続して差動動作する。両カレントスイッチト
ランジスタのエミッタ結合部と第１の負の電源電圧:VEE
との間に定電流源:ICS11が接続され、本定電流は入力信
号に応じてカレントスイッチトランジスタにより分流さ
れる。この電流により接地電位との間に接続するコレク
タ負荷抵抗:R12に電位降下が生じ、この信号が接地電位
と第２の負の電源電圧:VTとの間にエミッタフォロワト
ランジスタ:Q1と終端抵抗:R13により構成されたエミッ
タフォロワ回路により出力される回路構成を有する。次
に本従来例の動作について説明する。入力端子に基準電
位:VR1より高電位のHIレベル信号が入力するとき、Q11
はON状態、Q12はOFF状態となり定電流:ICS11は抵抗:R11
に流れる。このためエミッタフォロワ出力にはHIレベル
出力信号:VOHが出力され、その値は（１）式で表すこと
ができる。
ここで、V F（Q1）：トランジスタ:Q1の順方向動作電
圧、ＩBH（Q1）：トランジスタ:Q1のベース電流、Q1の
増幅率をhfeとすると（２）式で表すことができる。
逆に、入力端子にLOレベル信号が入力するとき、Q11
はOFF状態、Q12はON状態となり定電流:ICS11は抵抗:R12
に流れる。このためエミッタフォロワ出力にはLOレベル
の出力信号:VOLが出力され、その値は（３）式で表すこ
とができる。
ここで、ＩBL（Q1）：トランジスタ:Q1のベース電流
で、（４）式で表すことができる。
出力信号がLOからHIに変化する過渡時においては、負
荷容量:C Lを充電する電流と終端抵抗:R13に流れる電流
をエミッタフォロワトランジスタ:Q1が供給する。出力
信号HIからLOに変化する過渡時においては、エミッタフ
ォロワトランジスタ:Q1が一時的にOFFし、負荷容量に充
電された電荷が抵抗:R13を通じて放電される。
［発明が解決しようとする問題点］ 上述した従来のエミッタフォロワ回路は、出力信号が
HIからLOに変化する時に遅延時間が負荷容量値と終端抵
抗値の時定数で決定され、負荷容量に応じて遅延時間が
非常に増大するという欠点がある。従来のエミッタフォ
ロワ回路において遅延時間を改善するため終端抵抗値を
小さくすると、出力信号HI時に終端抵抗に流れる電流が
増大し、HI信号レベルが低下し、ノイズマージンが悪化
するという欠点がある。
さらに、第４図の回路において、R12＝2KΩ、R13＝4K
Ω、V T＝−2V、hfe＝70、V F（Q1）＝0.75Vにて構成し
たと仮定すると、HI出力レベルは（１）式よりＶOH＝−
0.764Vとなる。負荷容量による遅延時間を改善するため
に終端抵抗:R13を2KΩとすると、ＶOH＝−0.779Vとなり
15mVノイズマージンが悪化するという欠点もあった。
［発明の従来技術に対する相違点］ 上述した従来のエミッタフォロワ回路に対し、本発明
はノイズマージンを減少させることなく、出力信号HIか
らLOの変化時の遅延時間を減少させることができるとい
う相違点を有する。特に負荷容量増大時の遅延時間の改
善の度合が著しいという相違点を有する。
［問題点を解決するための手段］ 本願発明は接地電位と第１の負の電源電圧との間に設
けられ互いに相補的な一対の出力信号を発生する電流切
換型論理回路に接続されたエミッタフォロワ回路に関
し、その要旨は、上記電流切換型論理回路の一方の出力
にベースが接続され上記互いに相補的な一対の出力の一
方に応答してオン、オフするエミッタフォロワトランジ
スタと、コレクタが接地電位に接続し、エミッタが上記
第１の負の電源電圧と電気的に導通し、ベースが前記電
流切換型論理回路の他方の出力に接続して上記互いに相
補的な一対の出力信号の他方に応答してオン、オフする
第１のトランジスタと、コレクタが前記エミッタフォロ
ワトランジスタのエミッタと共通に出力端子に接続し、
ベースが前記第１のトランジスタのエミッタに接続しエ
ミッタが第２の負の電源電圧に接続し、上記第１のトラ
ンジスタのエミッタ電圧に応答してオン、オフする第２
のトランジスタと、アノードが前記第１のトランジスタ
のベースに接続し、カソードが前記出力端子に接続する
第１のダイオードとにより構成したことである。
前記第１のトランジスタのエミッタおよび前記第２の
トランジスタのベースとの共通接続部と前記第１の負の
電源電圧との間に第１の定電流源を接続してもよく、前
記第１のトランジスタのエミッタおよび前記第２のトラ
ンジスタのベースとの共通接続部と前記第１の負の電源
電圧との間に第１の抵抗を接続してもよい。
また、前記第１のトランジスタのエミッタおよび前記
第２のトランジスタのベースとの共通接続部と前記第２
の負の電源電圧との間に第２の抵抗を接続してもよい。
また本願第２発明の要旨は、ベースが前記電流切換型
論理回路の入力端子と接続する第３のトランジスタと第
３の抵抗により接地電位と第１の負の電源電位の間に構
成される入力のエミッタフォロワ回路と、コレクタが前
記第１のトランジスタのエミッタおよび前記第２のトラ
ンジスタのベースとの共通接続部と接続しベースが前記
入力のエミッタフォロワ回路の出力に接続する第４のト
ランジスタとコレクタが接地電位に接続しベースが第２
の基準電位に接続する第５のトランジスタにより構成さ
れる一対のエミッタ結合した差動回路と、該差動回路の
共通エミッタ接続部と前記第１の負の電源電位との間に
第２の定電流源を接続したことである。
［実施例］ 次に本発明について図面を参照して説明する。
第１図は本発明のエミッタフォロワ回路の特徴を最も
良く表した図であり、第２図は本発明の第１の実施例で
あるエミッタフォロワ回路を有するECLの回路図であ
る。
まず回路構成について説明する。第２図においてQ11,
Q12は各々入力端子側と基準電位側のカレントスイッチ
トランジスタであり、各々のコレクタと接地電位:GNDと
の間にそれぞれコレクタ負荷抵抗:R11,R12が接続する。
Q11,Q12のエミッタ共通接続部と第１の負の電源電位:VE
Eとの間に定電流源:ICS11が接続される。以上の接続に
て電流切換型論理回路が構成される。第１図のエミッタ
フォロワ回路は電流切換型論理回路の入力信号と同相あ
るいは逆相の信号を出力すべく接続することが可能であ
るが、第２図は同相の信号を出力すべく接続した実施例
である。すなわち、エミッタフォロワトランジスタ:Q1
のベースがコレクタ負荷抵抗:R12と基準電位側のカレン
トスイッチトランジスタ:Q12のコレクタとの接続点に接
続されている。第１のトランジスタ:Q2はエミッタフォ
ロワトランジスタ:Q1と逆相の信号を得るため、ベース
がコレクタ負荷抵抗:R11と入力側カレントスイッチトラ
ンジスタ:Q11のコレクタとの接続点に接続される。第１
のトランジスタのエミッタは第２のトランジスタ:Q3の
ベースに接続され、さらに第２図の実施例ではQ3のOFF
動作を早めるためVEEに接続する定電流源:ICS1とも接続
される。Q3は出力端子:OUTと第２の負の電源電位:VTと
の間に接続され負荷容量に充電された電荷の放電経路の
機能を有する。この放電電流は出力信号がHIからLOに変
化する時に流れるが、アノードがQ11のコレクタおよびQ
2のベースに共通接続しカソードがQ1のエミッタ及びQ3
のコレクタ及び出力端子に共通接続する第１のダイオー
ド:D1がON状態となった時に放電を完了しLOレベルで安
定する。
次に本実施例のエミッタフォロワ回路の動作を説明す
る。差動論理回路の入力端子:INにHIレベルの信号が入
力されている場合には、Q11はON、Q12はOFF状態とな
る。このため定電流:ICS11はR11に流れ−ＩCS11・R11の
電位降下を生じる。この時、Q3のベースエミッタ間電
圧:VBE（Q3）は（５）式で表すことができる。
VBE（Q3）＝−ICS11・R11−VF（Q2）−VT ……（５） ＩCS＝0.3mA,R11＝2KΩ,V T＝−2Vとすると、 VBE（Q3）＝0.65V ＜VF（Q3）＝0.75V ……（６） （V F（Q2）,VF（Q3）はそれぞれトランジスタ:Q2,Q3
の順方向動作電圧で0.75V）となり、トランジスタ:Q3は
OFF状態となる。このためQ1には負荷ゲートのベース電
流のみが流れるON状態となり、D1はOFF状態となる。こ
のHI出力レベルはエミッタフォロワトランジスタ:Q1に
負荷ゲートのベース電流しか流れないため従来の終端抵
抗のごとくノイズマージンが悪化することはない。逆に
差動論理回路の入力端子:INにLOレベルの信号が入力さ
れている場合には、Q11はOFF,Q12はON状態となる。この
時、Q3,D1はON状態となり、R11,D1,Q3に（７）式で表す
電流:I C（Q3）が流れる。
またLOレベル出力電圧:VOLは（８）式で表すことがで
きる。
VOL＝VT＋VF（Q3）＋VF（Q2）−VF（D1） −1.25V ……（８） （V F（D1）はダイオード:D1の順方向動作電圧で0.75
V） さらにエミッタフォロワトランジスタ:Q1のベースエ
ミッタ間電圧:VBE（Q1）は、 VBE（Q1）＝−ICS11・R12−VOL 0.65V ＜VF（Q1）＝0.75 ……（９） （V F（Q1）はトランジスタ:Q1の順方向動作電圧）と
なり、Q1はOFF状態となる。
出力信号HIからLOの過渡時の動作について説明する。
入力信号がHIからLOに変化することによりQ11はONからO
FF状態となり、Q2のベース電位は抵抗:R11と寄生容量に
よる時定数に従い上昇する。このためQ3はON状態となり
負荷容量に充電されていた電荷を急速に放電する。この
状態は出力がHIからLOに変化しダイオード:D1がON状態
となりQ2のベース電位の上昇が停止するまで続く。ダイ
オード:D1がON状態となることで負荷容量の放電は完了
しLOレベルに安定する。
なお本実施例に用いる定電流源:ICS1に代えて抵抗をV
EE2はV Tに接続しても同様の動作を得ることができる。
第３図は本発明の第２の実施例であるエミッタフォロ
ワ回路を有するECLの回路図である。接地電位:GNDと第
１の負の電源電位:VEEとの間に第３のトランジスタ:Q4
と第３の抵抗:R1により構成され電流切換型論理回路の
入力と同一信号が入力する入力のエミッタフォロワ回路
と、この入力のエミッタフォロワの出力信号と第１の基
準電位:VR1より低電位である第２の基準電位:VR2との間
で動作する第４および第５のトランジスタ:Q5,Q6により
構成される一対のエミッタ結合した差動回路により、ト
ランジスタ:Q3のターンオフ機能を高めた回路構成をと
る。この実施例では入力端子にHIレベル信号が入力する
とQ5がON状態となり、出力がLOからHIに変化する際のQ3
のOFF動作が高速化するため、第１の実施例に比べ出力L
OからHI時の遅延時間が改善する利点がある。
以上説明した実施例はすべてバッファ回路であるが、
インバータ回路においても本発明のエミッタフォロワ回
路が使用できる。
第５図，第６図，第７図にそれぞれ第２図，第３図，
第４図の回路における遅延時間の負荷容量依存性をシミ
ュレーションにより求めたグラフを第8A図，第8B図，第
9A図，第9B図，第10A図，第10B図に同様に出力波形の負
荷容量依存性のシミュレーション結果のグラフを掲載す
る。シミュレーションに用いた定数は下記の通りであ
る。
R11＝R12＝2KΩ、 R1＝16KΩ、 R13＝4KΩ、 ＩCS1＝ＩCS2＝ＩCS11＝0.3mA、 VEE＝−4.5V、 V T＝−2V。
［発明の効果］ 以上説明したように本発明は、従来のエミッタフォロ
ワ回路の終端抵抗に代えて、エミッタフォロワ回路の入
力信号とは逆相の信号により動作し出力信号がLO状態並
びにHIからLOへ移行する状態においてON状態となるトラ
ンジスタを出力端子と第２の負の電源電圧の間に接続す
ることで、出力信号がHIからLOに変化するときの負荷容
量に充電された電荷の放電路を形成し遅延時間を短縮で
きる効果がある。かつ出力信号がHI状態時には上記トラ
ンジスタはOFF状態となっているためノイズマージンの
減少を防止できる効果がある。
【図面の簡単な説明】
第１図は本発明の特徴を示すエミッタフォロワ回路の回
路図、第２図は本発明の第一の実施例であるエミッタフ
ォロワ回路を有するECLの回路図、第３図は本発明の第
２の実施例であるエミッタフォロワ回路を有するECLの
回路図、第４図は従来のエミッタフォロワ回路を有する
ECLの回路図、第５図，第６図，第７図はそれぞれ第２
図，第３図，第４図の回路において遅延時間の負か容量
依存性をシミュレーションにより求めた結果のグラフ、
第8A図，第8B図，第9A図，第9B図，第10A図，第10B図は
それぞれ第２図，第３図，第４図の回路において出力波
形の負荷容量依存性のシミュレーション結果のグラフで
ある。 Q1……エミッタフォロワトランジスタ、 R1……第３の抵抗、 ＶR1……第１の基準電圧、 Q2……第１のトランジスタ、 Q5……第４のトランジスタ、 Q6……第５のトランジスタ、 ＶR2……第２の基準電圧、 Q3……第２のトランジスタ、 ＩCS2……第２の定電流源、 IN……入力端子、 D1……第１のダイオード、 GND……接地電位、 OUT……出力端子、 ＩCS1……第１の定電流源、 VEE……第１の負の電源電位、 Q11,Q12……カレントスイッチトランジスタ、 Q4……第３のトランジスタ、 V T……第２の負の電源電位、 R11,R12……コレクタ負荷抵抗、 C L……負荷容量、 R13……エミッタフォロワ終端抵抗、 ＩCS11……定電流源。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】接地電位と第１の負の電源電圧との間に設
    けられ互いに相補的な一対の出力信号を発生する電流切
    換型論理回路に接続されたエミッタフォロワ回路におい
    て、 上記電流切換型論理回路の一方の出力にベースが接続さ
    れ上記互いに相補的な一対の出力の一方に応答してオ
    ン、オフするエミッタフォロワトランジスタと、 コレクタが接地電位に接続し、エミッタが上記第１の負
    の電源電圧と電気的に導通し、ベースが前記電流切換型
    論理回路の他方の出力に接続して上記互いに相補的な一
    対の出力信号の他方に応答してオン、オフする第１のト
    ランジスタと、 コレクタが前記エミッタフォロワトランジスタのエミッ
    タと共通に出力端子に接続し、ベースが前記第１のトラ
    ンジスタのエミッタに接続しエミッタが第２の負の電源
    電圧に接続し、上記第１のトランジスタのエミッタ電圧
    に応答してオン、オフする第２のトランジスタと、 アノードが前記第１のトランジスタのベースに接続し、
    カソードが前記出力端子に接続する第１のダイオードと
    により構成されることを特徴とするエミッタフォロワ回
    路。
JP1194774A 1989-07-27 1989-07-27 エミッタフォロワ回路 Expired - Lifetime JPH088484B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP1194774A JPH088484B2 (ja) 1989-07-27 1989-07-27 エミッタフォロワ回路
US07/558,308 US5041743A (en) 1989-07-27 1990-07-25 Emitter-follower circuit with reduced delay time
EP90114477A EP0410479B1 (en) 1989-07-27 1990-07-27 Emitter-follower circuit
DE69022791T DE69022791T2 (de) 1989-07-27 1990-07-27 Emitterfolgerschaltung.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1194774A JPH088484B2 (ja) 1989-07-27 1989-07-27 エミッタフォロワ回路

Publications (2)

Publication Number Publication Date
JPH0358619A JPH0358619A (ja) 1991-03-13
JPH088484B2 true JPH088484B2 (ja) 1996-01-29

Family

ID=16330026

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1194774A Expired - Lifetime JPH088484B2 (ja) 1989-07-27 1989-07-27 エミッタフォロワ回路

Country Status (4)

Country Link
US (1) US5041743A (ja)
EP (1) EP0410479B1 (ja)
JP (1) JPH088484B2 (ja)
DE (1) DE69022791T2 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216296A (en) * 1989-09-18 1993-06-01 Fujitsu Limited Logic circuit having sharper falling edge transition
JPH0666679B2 (ja) * 1990-01-31 1994-08-24 株式会社東芝 Ｅｃｌ論理回路
JPH0461419A (ja) * 1990-06-29 1992-02-27 Nec Corp Ｅｃｌ回路
US5266847A (en) * 1990-12-28 1993-11-30 National Semiconductor Corporation High speed data transceiver
JPH05327463A (ja) * 1992-05-15 1993-12-10 Mitsubishi Electric Corp 出力回路
US5334886A (en) * 1992-11-13 1994-08-02 International Business Machines Corporation Direct-coupled PNP transistor pull-up ECL circuits and direct-coupled complementary push-pull ECL circuits
JP3143543B2 (ja) * 1993-04-19 2001-03-07 キヤノン株式会社 入力回路
US5539341A (en) * 1993-06-08 1996-07-23 National Semiconductor Corporation CMOS bus and transmission line driver having programmable edge rate control
US5557223A (en) * 1993-06-08 1996-09-17 National Semiconductor Corporation CMOS bus and transmission line driver having compensated edge rate control
US5483184A (en) * 1993-06-08 1996-01-09 National Semiconductor Corporation Programmable CMOS bus and transmission line receiver
JP3476465B2 (ja) * 1993-06-08 2003-12-10 ナショナル・セミコンダクター・コーポレイション Ｃｍｏｓｂｔｌ互換バス及び伝送線路ドライバ
US5543746A (en) * 1993-06-08 1996-08-06 National Semiconductor Corp. Programmable CMOS current source having positive temperature coefficient
KR100302890B1 (ko) * 1993-06-08 2001-11-22 클라크 3세 존 엠. 프로그램가능한cmos버스및전송라인드라이버
DE4321483C2 (de) * 1993-06-28 1995-04-20 Siemens Ag Leitungstreiberschaltstufe in Stromschaltertechnik
DE4321482C1 (de) * 1993-06-28 1994-12-08 Siemens Ag Digitale Schaltstufe mit Stromschalter
US5530386A (en) * 1993-11-24 1996-06-25 National Semiconductor Corporation Storage charge reduction circuit for bipolar input/output devices
JPH08168448A (ja) * 1994-12-19 1996-07-02 Noritz Corp 浴室ユニット
US5541545A (en) * 1995-06-07 1996-07-30 International Business Machines Corporation High speed bipolar D latch circuit with reduced latch clocking output corruption
US5818260A (en) * 1996-04-24 1998-10-06 National Semiconductor Corporation Transmission line driver having controllable rise and fall times with variable output low and minimal on/off delay
JP4281193B2 (ja) * 2000-01-24 2009-06-17 ソニー株式会社 出力回路
EP2911298A1 (en) * 2014-02-25 2015-08-26 ABB Oy Gate drive circuit with a voltage stabilizer and a method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4868424A (en) 1987-11-24 1989-09-19 Fairchild Semiconductor Corp. TTL circuit with increased transient drive

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3602735A (en) * 1969-10-01 1971-08-31 Sylvania Electric Prod Pulse shaping circuit for use in integrated circuit networks
US4321490A (en) * 1979-04-30 1982-03-23 Fairchild Camera And Instrument Corporation Transistor logic output for reduced power consumption and increased speed during low to high transition
JPS5856286B2 (ja) * 1980-12-25 1983-12-14 富士通株式会社 出力バッファ回路
US4912344A (en) * 1983-03-16 1990-03-27 Fairchild Camera And Instrument Corporation TTL output stage having auxiliary drive to pull-down transistor
US4704548A (en) * 1985-01-31 1987-11-03 Texas Instruments Incorporated High to low transition speed up circuit for TTL-type gates
JPS62281616A (ja) * 1986-05-30 1987-12-07 Mitsubishi Electric Corp Ｅｃｌ出力回路
US4709169A (en) * 1986-09-02 1987-11-24 International Business Machines Corporation Logic level control for current switch emitter follower logic
JPS63302621A (ja) * 1987-06-02 1988-12-09 Fujitsu Ltd 半導体集積回路
US4926065A (en) * 1987-11-17 1990-05-15 Applied Micro Circuits Corporation Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit
US4855622A (en) * 1987-12-18 1989-08-08 North American Philips Corporation, Signetics Division TTL compatible switching circuit having controlled ramp output
US4896058A (en) * 1988-04-26 1990-01-23 North American Philips Corp. TTL circuit having ramped current output
US4972104A (en) * 1988-06-03 1990-11-20 Fairchild Semiconductor Corporation TTL totem pole anti-simultaneous conduction circuit
FR2643761B1 (fr) * 1989-02-24 1994-09-09 Sgs Thomson Microelectronics Circuit de sortie compatible ttl a vitesse de commutation elevee

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4868424A (en) 1987-11-24 1989-09-19 Fairchild Semiconductor Corp. TTL circuit with increased transient drive

Also Published As

Publication number Publication date
DE69022791D1 (de) 1995-11-09
EP0410479B1 (en) 1995-10-04
US5041743A (en) 1991-08-20
DE69022791T2 (de) 1996-05-30
EP0410479A3 (en) 1991-04-03
EP0410479A2 (en) 1991-01-30
JPH0358619A (ja) 1991-03-13

Similar Documents

Publication Publication Date Title
JPH088484B2 (ja) エミッタフォロワ回路
US4845386A (en) Bi-MOS logic circuit having a totem pole type output buffer section
US4939393A (en) ECL to TTL/CMOS translator using a single power supply
US5089724A (en) High-speed low-power ECL/NTL circuits with AC-coupled complementary push-pull output stage
KR930001439B1 (ko) BiCMOS용 출력회로
US4605864A (en) AFL (advanced fast logic) line driver circuit
US5550501A (en) Current buffer circuit with enhanced response speed to input signal
US5079448A (en) Emitter-follower circuit in which load capacitance is quickly discharged
JPS60817B2 (ja) 相補型エミツタ・フオロワ回路
EP0300698A2 (en) Emitter coupled logic circuit
EP0285157A2 (en) Tri-state output circuit
US5572152A (en) Logic circuit with the function of controlling discharge current on pull-down and emitter coupled logic circuit
JP2699823B2 (ja) 半導体集積回路
US5066874A (en) Signal output circuit having bipolar transistor in output stage and arranged in cmos semiconductor integrated circuit
US4562364A (en) TTL Circuit in which transient current is prevented from flowing therethrough
JPS61293022A (ja) Ｅｃｌ−ｔｔｌ変換出力回路
US5097150A (en) Bi-cmos logic circuit
JPH0738580B2 (ja) エミッタ結合論理回路
US4777391A (en) Bipolar multiplexer having a select buffer circuit with a charging and discharging circuit
JPH0669141B2 (ja) 入力回路
JPH071865B2 (ja) エミッタ結合論理回路
EP0054408B1 (en) Logic circuit
JPS60153639A (ja) ミラーキヤパシタンスを減少したゲート
JP2998334B2 (ja) Ｅｃｌ型半導体集積回路装置
JPH0537350A (ja) Ｅｃｌ回路