JPH03128528A - マスタースライス方式半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、バイポーラトランジスタにより構成される半
導体集積回路装置に関し、特に、ＥＣＬ回路に代表され
る電流切り換え型論理回路を基本回路としてマスタース
ライス方式により形成される半導体集積回路装置に関す
る。

［従来の技術］ ＥＣＬ回路は動作速度が速く、また、出力としてＮＯＲ
出力とＯＲ出力の双方を利用することができるのでマス
タースライス方式ＬＳＩにおいて多用されている。

ＥＣＬ回路によるマスタースライス方式ＬＳＩ（ゲート
アレイ）では、各セル単位にトランジスタ、抵抗、定電
流源を複数個用意しておき、金属配線によりいくつかの
ｒｊＢ路ブロブロック成する。

そして、回路ブロック間の接続によりＬＳＩを形成する
。

第４図は、従来のＥＣＬによる２人力ＯＲ／ＮＯＲ回路
ブロックであり、その論理記号図は第５図に示される。

第４図において、トランジスタＱ１、Ｑ２は入力信号Ｉ
ｎｌ、Ｉｎ２が入力される入力トランジスタであり、ト
ランジスタＱ３は基準電圧Ｖ　ｒｅｆが入力される基準
トランジスタであって、これらのトランジスタと負荷抵
抗Ｒ１、Ｒ２、電流源Ｃ８によって差動回路が構成され
ている。この差動回路の出力は、トランジスタＱ４、Ｑ
５、抵抗Ｒ３、Ｒ４からなるエミッタフォロワ回路を介
して同相乃至逆相出力信号０ｕｔｌ、○ｕｔ２として出
力される。

なお、出力信号０ｕｔｌ　（またはＱｕｔ２）が使用さ
れないときには、消費電力を低減するため、抵抗Ｒ３（
またはＲ４）は出力端子から切り離される。

次に、第４図において、基準電圧ＨＶｒｅｆ＝＝１．１
■、トランジスタの順方向電圧：Ｖｐ＝０８Ｖ、′Ｈ″
レベル＝−０，８Ｖ、”Ｌ’レベル＝−１，４Ｖ、論理
振幅＝０．６Ｖとした場合の回路動作を各部電圧波形図
である第６図を用いて説明する。

入力信号Ｉｎｌ、Ｉｎ２が共に時刻ｔ１においてＬ　”
レベルのとき、入力トランジスタＱ１、Ｑ２、基準トラ
ンジスタＱ３の共通エミッタ節点Ｎの電圧：ＶＮは、基
準電圧：Ｖｒｅｆ　＝−１，１■より、トランジスタＱ
３のＶＰ分低く、ＶＮ　＝　　１．１　０．８Ｖ＝　　
１．９Ｖであるから、トランジスタＱ３がオン、トラン
ジスタＱ１、Ｑ２がオフとなっており、ＯＲ出力（Ｏｕ
ｔｌ）は“Ｌ　”レベル、ＮＯＲ出力（Ｏｕｔ２）は“
Ｈ″レベルなる。

次に、入力信号Ｉｎ１（またはＩ　ｎ２）が上昇し、こ
れが時刻ｔ２において基準電圧Ｖ　ｒｅｆを越えると、
トランジスタＱｌ（またはＱ２）により節点Ｎの電圧Ｖ
Ｎが上昇し、トランジスタＱ３がオフに移行し、トラン
ジスタＱｌ（またはＱ２）がオンに転じて、０ｕｔｌ、
０ｕｔ２のレベルはしだいに反転する０時刻ｔ３におけ
る節点Ｎの電位ＶＮは、 ＶＮ　＝　　０．８　０．８Ｖ＝　　１．６Ｖとなる。

さらに、時刻ｔ４では時刻ｔ２に対して逆の動作となる
。

以上のことから、節点Ｎの電位変化が回路動作速度に大
きく影響することが分かる。

［発明が解決しようとする課題］ 第４図に示すＥＣＬ回路において、トランジスタＱ１〜
Ｑ３の共通エミッタ節点Ｎの電位変化速度を変化させる
ために、この節点と固定電位との間にコンデンサを挿入
した場合には、その動作は以下のようになる。

トランジスタＱｌ（またはＱ２）のベース電位の急峻な
変化に対してＱｌ（またはＱ２）のエミッタ電位変化は
緩慢となる。よって、Ｑｌのベース電位の立ち下がり時
ｔ４において、ベース−エミッタ間電圧は急速に減少し
Ｑｌは速やかにオフし、また、Ｑｌのベース電位の立ち
上がり時ｔ２において、ベース−エミッタ間電圧は急速
に増加し、Ｑｌは速やかにオンする。したがって、上記
のようにコンデンサを挿入すると、入力から逆相出力ま
での動作速度が改善される。ところが、トランジスタＱ
３のベース電位は固定されていることから、コンデンサ
の挿入はトランジスタＱ３のオン、オフを遅くさせ、入
力から同相出力までの動作速度を低下させる。

このコンデンサ挿入による動作速度の変化を第６図にお
いて破線にて示す、このようにコンデンサ挿入は同相の
動作速度を低下させ、かつ同相出力、逆相出力の動作速
度のバランスを悪化させるという欠点がある。

［課題を解決するための手段］ 本発明は、予め複数個のトランジスタと複数個の抵抗素
子を含むセルがアレイ状に形成された基板を用い、金属
配線によってこれら複数個のトランジスタと抵抗素子を
接続して形成された種々の電流切り換え型論理回路（Ｅ
ＣＬ回路またはＣＭＬ回路〉ブロックを用意し、該論理
回路ブロック間をマスタースライス法によって金属配線
にて接続することにより構成される半導体集積回路装置
であって、前記論理回路ブロック内に一端が固定電位に
接続されたコンデンサを用意し、そして、論理回路ブロ
ックのうち回路構成上逆相出力のみが使用される′ブロ
ックを識別し、あるいは同相、逆相の再出力が使用され
るが、逆相出力端子に接続される負荷容量が同相出力端
子に接続される負荷容量よりも大きいブロックを識別し
、識別された論理ブロックにおいては、マスタースライ
ス法により前記コンデンサの他端をＥＣＬ回路（または
ＣＭＬ回路）の共通エミッタ接続点に接続するものであ
る。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の半導体集積回路装置に用いられる基
本回路であるＥＣＬ回路の一実施例を示すものであって
、これは２人力ＯＲ／Ｎ　ＯＲ回路ブロックの回路接続
図である。第１図の回路ブロックにおいては、第４図の
従来例に対して一端が電源ｖＥＥに接続されたコンデン
サＣが追加されているが、この回路ブロックは、第１図
に示すように、抵抗Ｒ３は同相出力端子から、抵抗Ｒ４
は逆相出力端子から、また、コンデンサＣはトランジス
タＱ１〜Ｑ３の共通エミッタ節点Ｎから切り離されて登
録されている。ここで、コンデンサＣはセル内に個別に
用意した金属配線により形成されたものである。

種々の回路ブロック間をマスタースライス法によって金
属配線にて接続することによりＬＳＩをＩＩＩ戒する場
合において、逆相出力のみ使用するブロックはブロック
間の接続のほかにブロック内の接続を第２図に示すよう
に行う、すなわち、抵抗Ｒ４を逆相出力端子と接続する
とともにコンデンサＣをトランジスタＱ１〜Ｑ３の共通
エミッタ節点Ｎに接続する。これにより入力から逆相出
力の動作速度は第６図の０ｕｔ２の破線に示すように高
速化される。

また、同相、逆相出力がともに使用されるブロックにお
いて、逆相出力の負荷容量が同相出力の負荷容量よりも
大きい場合においても、ブロック内において抵抗Ｒ３、
Ｒ４を同相、逆相出力端子に接続するとともにコンデン
サＣを上記と同様に接続する。この接続により、ブロッ
ク内の逆相出力の動作速度の高速化がはかられるので、
同相出力との動作速度のバランスが改善される。

第３図は、本発明の他の実施例を示す回路ブロックの接
続図である。この実施例では先の実施例においてコンデ
ンサを用いていたところにダイオードＤを用い、このダ
イオードの接合容量によってコンデンサと同様の作用を
行わせている。

［発明の効果］ 以上説明したように本発明は、相補出力を有するＥＣＬ
回路ブロックが複数個組み合わされて構成されるマスタ
ースライス方式半導体集積回路において、逆相出力のみ
を使用する回路ブロックまたは逆相出力の負荷容量が同
相出力の負荷容量よりも大きい回路ブロックを識別し、
マスタースライス法により差動回路の共通エミッタ接続
点にコンデンサを追加したものであるので、本発明によ
れば、共通エミッタ接続点の電位変化を緩慢にさせ、こ
れにより同相出力の動作速度低下の影響が実質的にでな
い範囲で、逆相出力の動作速度を高速化させることが可
能となる。したがって、本発明によれば、同相出力と逆
相出力との動作速度のバランスを図りつつ集積回路装置
全体の高速化を達成することができる。

【図面の簡単な説明】

第１図〜第３図は、本発明の一実Ｍ！、ＰＡを示す基本
回路ブロック接続図、第４図は、従来例を示す基本回路
ブロック接続図、第５図は、その論理記号図、第６図は
、その動作説明図である。

Claims (1)

【特許請求の範囲】
1. ベースが入力端子に接続されエミッタが電流源に接続さ
   れコレクタから逆相の出力信号が得られる第１のトラン
   ジスタと、ベースが基準電圧源に接続されエミッタが前
   記電流源に接続されコレクタから同相の出力信号が得ら
   れる第２のトランジスタとを含む電流切り換え型論理回
   路ブロックを複数個具備するマスタースライス方式半導
   体集積回路装置において、前記逆相の出力信号のみが使
   用される場合あるいは逆相の出力に接続される負荷容量
   が同相の出力に接続される負荷容量より大きい場合には
   、前記第１および第２のトランジスタの共通エミッタ接
   続点と固定電位との間にコンデンサが接続されることを
   特徴とするマスタースライス方式半導体集積回路装置。