JPH03129507A - 電流制御回路 - Google Patents
電流制御回路Info
- Publication number
- JPH03129507A JPH03129507A JP26951389A JP26951389A JPH03129507A JP H03129507 A JPH03129507 A JP H03129507A JP 26951389 A JP26951389 A JP 26951389A JP 26951389 A JP26951389 A JP 26951389A JP H03129507 A JPH03129507 A JP H03129507A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power transistor
- transistor
- ground terminal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Control Of Voltage And Current In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、誘導負荷を流れる負荷電流をオン・オフ制御
するようにした回路におけるサージ破壊の防止及びラジ
オノイズ発生の防止を図った回路に関する。
するようにした回路におけるサージ破壊の防止及びラジ
オノイズ発生の防止を図った回路に関する。
第３図に示したように、抵抗成分Ｒ及びコイル成分りを
有する負荷、例えば、電気モータをパルス幅変調（ＰＷ
Ｍ）信号により制御する回路がしられている。この回路
においては、パワートランジスタである電界効果トラン
ジスタ（以下、「ＦＥＴＪという）のゲートＧに、ＰＷ
Ｍ制御信号Ｓｉｇが印加されることにより、そのＦＥＴ
がオン・オフし、負荷を流れる電流の平均値が制御され
る。 ところが、上記ＦＥＴのターンオフ速度が速く電流１．
の立ち下がり時間が短い場合には、コイルＬにより逆起
電圧が生じ、そのＦＥＴのドレーンＤとソースＳとの端
子間電圧であるＶｏには、第４図のタイムチャートに示
された時間ｔ５．の直後にサージ電圧が発生する。
有する負荷、例えば、電気モータをパルス幅変調（ＰＷ
Ｍ）信号により制御する回路がしられている。この回路
においては、パワートランジスタである電界効果トラン
ジスタ（以下、「ＦＥＴＪという）のゲートＧに、ＰＷ
Ｍ制御信号Ｓｉｇが印加されることにより、そのＦＥＴ
がオン・オフし、負荷を流れる電流の平均値が制御され
る。 ところが、上記ＦＥＴのターンオフ速度が速く電流１．
の立ち下がり時間が短い場合には、コイルＬにより逆起
電圧が生じ、そのＦＥＴのドレーンＤとソースＳとの端
子間電圧であるＶｏには、第４図のタイムチャートに示
された時間ｔ５．の直後にサージ電圧が発生する。
上記サージ電圧はＦＥＴ等の素子を損傷するのみならず
、外部機器に対するノイズを発生させる原因となる。 更に、コイルＬ成分を有する負荷が電気モータの場合に
は、ブラ゛シ摩耗を早める等の不具合が発生することに
なる。 ここで、上述のような負荷に印加される電圧の立ち上が
り或いは立ち下がり時間は、ＦＥＴのドレーンＤとデー
１６間にコンデンサＣ，を配設することにより制御され
る。 又、電流の立ち上がり或いは立ち下がり時間は、ＦＥＴ
のゲートＧとソースＳ間にコンデンサＣ２を配設するこ
とにより制御される。 上述のように、電流の立ち上がり或いは立ち下がり時間
を制御するために、コンデンサＣ３を用いる手段もある
が、非常に大きな容量を必要とすると共にコンデンサＣ
ｍは電圧波形に影響を生じさせることとなり好ましくな
かった。 本発明は、上記の課題を解決するために戊されたもので
あり、その目的とするところは、電流の立ち下がり時間
において、サージ電圧が発生しないようにすると共に容
量が大きなコンデンサを必要としない電流制御回路を提
供することである。
、外部機器に対するノイズを発生させる原因となる。 更に、コイルＬ成分を有する負荷が電気モータの場合に
は、ブラ゛シ摩耗を早める等の不具合が発生することに
なる。 ここで、上述のような負荷に印加される電圧の立ち上が
り或いは立ち下がり時間は、ＦＥＴのドレーンＤとデー
１６間にコンデンサＣ，を配設することにより制御され
る。 又、電流の立ち上がり或いは立ち下がり時間は、ＦＥＴ
のゲートＧとソースＳ間にコンデンサＣ２を配設するこ
とにより制御される。 上述のように、電流の立ち上がり或いは立ち下がり時間
を制御するために、コンデンサＣ３を用いる手段もある
が、非常に大きな容量を必要とすると共にコンデンサＣ
ｍは電圧波形に影響を生じさせることとなり好ましくな
かった。 本発明は、上記の課題を解決するために戊されたもので
あり、その目的とするところは、電流の立ち下がり時間
において、サージ電圧が発生しないようにすると共に容
量が大きなコンデンサを必要としない電流制御回路を提
供することである。
上記課題を解決するための発明の構成は、誘導負荷を流
れる負荷電流をパワートランジスタによりオン・オフ制
御するようにした回路において、前記パワートランジス
タの制御端子又はその制御端子電圧を制御する端子と電
源のアース端子との間にコンデンサを配設し、前記パワ
ートランジスタのアース側端子と該パワートランジスタ
の制御端子電圧を制御するトランジスタのアース側端子
とを接続し、前記パワートランジスタのアース側端子と
電源のアース端子との間にインダクタンスを設けたこと
を特徴とする。
れる負荷電流をパワートランジスタによりオン・オフ制
御するようにした回路において、前記パワートランジス
タの制御端子又はその制御端子電圧を制御する端子と電
源のアース端子との間にコンデンサを配設し、前記パワ
ートランジスタのアース側端子と該パワートランジスタ
の制御端子電圧を制御するトランジスタのアース側端子
とを接続し、前記パワートランジスタのアース側端子と
電源のアース端子との間にインダクタンスを設けたこと
を特徴とする。
コンデンサはパワートランジスタの制御端子又はその制
御端子電圧を制御する端子と電源のアース端子との間に
配設され、上記パワートランジスタのアース側端子とそ
のパワートランジスタの制御端子電圧を制御するトラン
ジスタのアース側端子とが接続される。そして、上記パ
ワートランジスタのアース側端子と電源のアース端子と
の間にはインダクタンスを設けである。 このインダクタンスによりパワートランジスタがオン・
オフするときに誘導電圧が発生する。この誘導電圧はコ
ンデンサ及びコンデンサの充放電回路の推移によって、
微分された電圧がコンデンサを介してパワートランジス
タの制御端子に入力する。この結果、ターンオン・ター
ンオフに際し、パワートランジスタの制御端子とアース
側端子との間の電圧は微分波形、即ち、コンデンサの放
電波形により緩やかに変化する。よって、ターンオン・
ターンオフが緩やかに行われるので、パワートランジス
タの端子間電圧にはサージ電圧が発生することがない。
御端子電圧を制御する端子と電源のアース端子との間に
配設され、上記パワートランジスタのアース側端子とそ
のパワートランジスタの制御端子電圧を制御するトラン
ジスタのアース側端子とが接続される。そして、上記パ
ワートランジスタのアース側端子と電源のアース端子と
の間にはインダクタンスを設けである。 このインダクタンスによりパワートランジスタがオン・
オフするときに誘導電圧が発生する。この誘導電圧はコ
ンデンサ及びコンデンサの充放電回路の推移によって、
微分された電圧がコンデンサを介してパワートランジス
タの制御端子に入力する。この結果、ターンオン・ター
ンオフに際し、パワートランジスタの制御端子とアース
側端子との間の電圧は微分波形、即ち、コンデンサの放
電波形により緩やかに変化する。よって、ターンオン・
ターンオフが緩やかに行われるので、パワートランジス
タの端子間電圧にはサージ電圧が発生することがない。
以下、本発明を具体的な実施例に基ついて説明する。
！１図は本発明に係る電流制御回路を用い、コイルＬ戊
分を有する負荷を電気モータＭとして、電気モータＭの
駆動回路を示した全体構成図である。 １０は電気モータＭの駆動を指令するコンピュータであ
り、コンピュータ１０からはリレーＲＬを（ＩＮ１０Ｆ
Ｆ制御する制御信号及び電気モータＭの速度信号が出力
される。 上記電気モータＭには、電流を供給する電源Ｅと上記リ
レーＲ４及びパワートランジスタ１１、更に、抵抗Ｒ，
とが直列に接続されている。 駆動回路として、Ｄ／Ａ変換器１７、変調器１８、ドラ
イバ１９、パワートランジスタ１１が装備されている。 コンピュータ１０に接続されたＤ／Ａ変換器１７はコン
ピュータ１０から出力される速度信号をＤ／Ａ変換する
。又、Ｄ／Ａ変換器１７に接続された変調器１８はＤ／
Ａ変換器１７からの出力信号に応じてパルス幅変調され
たパルス信号を出力する。又、変調器１８に接続された
ドライバ１９は変調器１８からの出力信号を増幅した後
、その出力信号を上記電気モータＭと直列に接続された
パワートランジスタ１１としてＦＥＴのゲートＧに入力
する。 上記ドライバエ９は主としてトランジスタＴｒ、。 Ｔ ｒ ｓ ＊ Ｔ ｒ ｓと固定抵抗とで構成されて
いる。 尚、パワートランジスタ１１としては上記ＦＥＴの他、
バイポーラトランジスタで構成しても良い。 １２は電流検出器である比較器であり、比較器１２の負
側には上記抵抗Ｒ１に印加される電圧値、比較器１２の
正側には基準電圧Ｖｌ＋Ｃが抵抗Ｒ３と抵抗Ｒ５とで分
圧され、その抵抗Ｒ５に印加される電圧値が入力されて
その電圧値の大小が比較される。その比較器１２からの
出力信号は上記コンピュータ１０に入力され、過電流発
生の検出がこれにより行われる。 次に、本発明に係る電流制御回路を構成するドライバ１
９及びパワートランジスタ１１としてＦＥＴを含んだ回
路の制御信号等のタイムチャートを示した第２図を参照
してその動作を説明する。 コンピュータ１０からリレーＯＮ信号が出力されること
によりリレーＲＬがＯＮとなる。 次に、コンピュータ１０はＤ／Ａ変換器１７への速度信
号を出力する。その速度信号に応じて、変調器１８から
第２図に示したようなパルス幅変調された信号Ｓｉｇが
ドライバ１９のトランジスタＴ ｒ ＋のベースに入力
される。 制御信号Ｓｉｇは、時間１．或いはｔＳにおいて旧から
Ｌｏとなる。すると、トランジスタＴｒ、はＯＮからＯ
ＦＦとなり、同時に、トランジスタＴｒ、はＯＰＦから
０Ｎ１）ランジスタＴｒｓはＯＮから ＯＦＦとなる。 従って、ＦＥＴのゲー）Ｇの電圧はＬｏから旧となり、
ＦＥＴはターンオンする。これにより図示するように負
荷電流Ｉが流れる。 又、制御信号Ｓｉｎは、時間ｔ、或いはｔ、においてＬ
ｏから旧となる。すると、トランジスタＴｒはＯＦＦか
らＯＮとなり、同時に、トランジスタＴｒ２はＯＮから
ＯＦＦ、 ）ランジスタＴｒａはＯＦＦからＯＮと
なる。 従って、ＦＥＴのゲートＧの電圧はＨｉからＬｏとなり
、ＦＥＴはターンオフする。 第１図において、抵抗Ｒ１からアース端子までの距離を
長くすることにより、等価回路的に破線で示したような
、抵抗成分（Ｒ）及びインダクタンス成分（Ｌ）が含ま
れている。 すると、抵抗成分（Ｒ）及びインダクタンス成分（Ｌ）
により、オン・オフ時における電圧■。 の変動は第２図に示したＶ、のタイムチャートとなる。 この電圧Ｖｓの変動分がコ・ンデンサＣを介してトラン
ジスタＴ ｒ ｓのベースに印加される。即ち、電圧ｖ
ｓの微分値がトランジスタＴｒｓのベースに入力される
。電圧Ｖ、の微分波形は瞬時に立ち上がり（立ち下がり
）一定の時定数で立ち下がる（立ち上がる）波形となる
。 従って、ＦＥＴのゲー）ＧとソースＳ間の電圧ＶＣＳは
第２図に示したＶａＳのタイムチャートとなる。 つまり、ＦＥＴはそのゲート信号の変化時間を緩やかに
する（第２図における時間１＋〜ｔ ｚ、 ｔ ｓ〜ｔ
４． ｔ ｓ−ｔ ｓ、 ｔ ？〜ｔ ｓ）ことによ
り、ＦＥＴの能動領域を利用して緩やかにターンオン・
ターンオフする。 この結果、負荷電流Ｉの変化は緩やかになり、サージ電
圧の発生が防止され、ラジオ等の他の機器に対してノイ
ズを発生することがなくなると共に電気モータＭのブラ
シの摩耗も低減できるという効果を有する。 尚、比較器１２からの出力信号がコンピュータ１０に入
力されると、コンピュータ１０はその入力された過電流
発生の検出信号により、リレーＲ５を遮断し、電気モー
タＭの損傷を防止している。
分を有する負荷を電気モータＭとして、電気モータＭの
駆動回路を示した全体構成図である。 １０は電気モータＭの駆動を指令するコンピュータであ
り、コンピュータ１０からはリレーＲＬを（ＩＮ１０Ｆ
Ｆ制御する制御信号及び電気モータＭの速度信号が出力
される。 上記電気モータＭには、電流を供給する電源Ｅと上記リ
レーＲ４及びパワートランジスタ１１、更に、抵抗Ｒ，
とが直列に接続されている。 駆動回路として、Ｄ／Ａ変換器１７、変調器１８、ドラ
イバ１９、パワートランジスタ１１が装備されている。 コンピュータ１０に接続されたＤ／Ａ変換器１７はコン
ピュータ１０から出力される速度信号をＤ／Ａ変換する
。又、Ｄ／Ａ変換器１７に接続された変調器１８はＤ／
Ａ変換器１７からの出力信号に応じてパルス幅変調され
たパルス信号を出力する。又、変調器１８に接続された
ドライバ１９は変調器１８からの出力信号を増幅した後
、その出力信号を上記電気モータＭと直列に接続された
パワートランジスタ１１としてＦＥＴのゲートＧに入力
する。 上記ドライバエ９は主としてトランジスタＴｒ、。 Ｔ ｒ ｓ ＊ Ｔ ｒ ｓと固定抵抗とで構成されて
いる。 尚、パワートランジスタ１１としては上記ＦＥＴの他、
バイポーラトランジスタで構成しても良い。 １２は電流検出器である比較器であり、比較器１２の負
側には上記抵抗Ｒ１に印加される電圧値、比較器１２の
正側には基準電圧Ｖｌ＋Ｃが抵抗Ｒ３と抵抗Ｒ５とで分
圧され、その抵抗Ｒ５に印加される電圧値が入力されて
その電圧値の大小が比較される。その比較器１２からの
出力信号は上記コンピュータ１０に入力され、過電流発
生の検出がこれにより行われる。 次に、本発明に係る電流制御回路を構成するドライバ１
９及びパワートランジスタ１１としてＦＥＴを含んだ回
路の制御信号等のタイムチャートを示した第２図を参照
してその動作を説明する。 コンピュータ１０からリレーＯＮ信号が出力されること
によりリレーＲＬがＯＮとなる。 次に、コンピュータ１０はＤ／Ａ変換器１７への速度信
号を出力する。その速度信号に応じて、変調器１８から
第２図に示したようなパルス幅変調された信号Ｓｉｇが
ドライバ１９のトランジスタＴ ｒ ＋のベースに入力
される。 制御信号Ｓｉｇは、時間１．或いはｔＳにおいて旧から
Ｌｏとなる。すると、トランジスタＴｒ、はＯＮからＯ
ＦＦとなり、同時に、トランジスタＴｒ、はＯＰＦから
０Ｎ１）ランジスタＴｒｓはＯＮから ＯＦＦとなる。 従って、ＦＥＴのゲー）Ｇの電圧はＬｏから旧となり、
ＦＥＴはターンオンする。これにより図示するように負
荷電流Ｉが流れる。 又、制御信号Ｓｉｎは、時間ｔ、或いはｔ、においてＬ
ｏから旧となる。すると、トランジスタＴｒはＯＦＦか
らＯＮとなり、同時に、トランジスタＴｒ２はＯＮから
ＯＦＦ、 ）ランジスタＴｒａはＯＦＦからＯＮと
なる。 従って、ＦＥＴのゲートＧの電圧はＨｉからＬｏとなり
、ＦＥＴはターンオフする。 第１図において、抵抗Ｒ１からアース端子までの距離を
長くすることにより、等価回路的に破線で示したような
、抵抗成分（Ｒ）及びインダクタンス成分（Ｌ）が含ま
れている。 すると、抵抗成分（Ｒ）及びインダクタンス成分（Ｌ）
により、オン・オフ時における電圧■。 の変動は第２図に示したＶ、のタイムチャートとなる。 この電圧Ｖｓの変動分がコ・ンデンサＣを介してトラン
ジスタＴ ｒ ｓのベースに印加される。即ち、電圧ｖ
ｓの微分値がトランジスタＴｒｓのベースに入力される
。電圧Ｖ、の微分波形は瞬時に立ち上がり（立ち下がり
）一定の時定数で立ち下がる（立ち上がる）波形となる
。 従って、ＦＥＴのゲー）ＧとソースＳ間の電圧ＶＣＳは
第２図に示したＶａＳのタイムチャートとなる。 つまり、ＦＥＴはそのゲート信号の変化時間を緩やかに
する（第２図における時間１＋〜ｔ ｚ、 ｔ ｓ〜ｔ
４． ｔ ｓ−ｔ ｓ、 ｔ ？〜ｔ ｓ）ことによ
り、ＦＥＴの能動領域を利用して緩やかにターンオン・
ターンオフする。 この結果、負荷電流Ｉの変化は緩やかになり、サージ電
圧の発生が防止され、ラジオ等の他の機器に対してノイ
ズを発生することがなくなると共に電気モータＭのブラ
シの摩耗も低減できるという効果を有する。 尚、比較器１２からの出力信号がコンピュータ１０に入
力されると、コンピュータ１０はその入力された過電流
発生の検出信号により、リレーＲ５を遮断し、電気モー
タＭの損傷を防止している。
本発明は、パワートランジスタの制御端子又はその制御
端子電圧を制御する端子と電源のアース端子との間にコ
ンデンサを配設し、上記パワートランジスタのアース側
端子とそのパワートランジスタの制御端子電圧を制御す
るトランジスタのアース側端子とを接続し、上記パワー
トランジスタのアース側端子と電源のアース端子との間
にインダクタンスを設けたので、大電流を流すラインに
おいて、電流の急激な変化が押さえられ、ラジオノイズ
を発生することがなく、サージ電圧の発生も防止するこ
とができる。
端子電圧を制御する端子と電源のアース端子との間にコ
ンデンサを配設し、上記パワートランジスタのアース側
端子とそのパワートランジスタの制御端子電圧を制御す
るトランジスタのアース側端子とを接続し、上記パワー
トランジスタのアース側端子と電源のアース端子との間
にインダクタンスを設けたので、大電流を流すラインに
おいて、電流の急激な変化が押さえられ、ラジオノイズ
を発生することがなく、サージ電圧の発生も防止するこ
とができる。
第１図は本発明の具体的な一実施例に係る電流制御回路
を電気モータＭの駆動回路に応用した場合を示した全体
構成図。第２図は第１図の回路における制御信号等に関
するタイムチャート。第３図は従来のコイル成分から成
る負荷を有する回路を示した構成図。′ｊ４４図は第３
図の回路における制御信号等に関するタイムチャートで
ある。 １０・・コンピュータ １１−・・・パワートランジス
タ１７°Ｄ／Ａ変換器 １８・・・変調器１９・・・ド
ライバ Ｃ・・・コンデンサ Ｅ°°゛電源Ｍ・・電気
モータ ＲＬ・・リレー
を電気モータＭの駆動回路に応用した場合を示した全体
構成図。第２図は第１図の回路における制御信号等に関
するタイムチャート。第３図は従来のコイル成分から成
る負荷を有する回路を示した構成図。′ｊ４４図は第３
図の回路における制御信号等に関するタイムチャートで
ある。 １０・・コンピュータ １１−・・・パワートランジス
タ１７°Ｄ／Ａ変換器 １８・・・変調器１９・・・ド
ライバ Ｃ・・・コンデンサ Ｅ°°゛電源Ｍ・・電気
モータ ＲＬ・・リレー
Claims (1)
- 【特許請求の範囲】 誘導負荷を流れる負荷電流をパワートランジスタにより
オン・オフ制御するようにした回路において、 前記パワートランジスタの制御端子又はその制御端子電
圧を制御する端子と電源のアース端子との間にコンデン
サを配設し、 前記パワートランジスタのアース側端子と該パワートラ
ンジスタの制御端子電圧を制御するトランジスタのアー
ス側端子とを接続し、 前記パワートランジスタのアース側端子と電源のアース
端子との間にインダクタンスを設けたことを特徴とする
電流制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26951389A JP2839584B2 (ja) | 1989-10-16 | 1989-10-16 | 電流制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26951389A JP2839584B2 (ja) | 1989-10-16 | 1989-10-16 | 電流制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03129507A true JPH03129507A (ja) | 1991-06-03 |
| JP2839584B2 JP2839584B2 (ja) | 1998-12-16 |
Family
ID=17473454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26951389A Expired - Fee Related JP2839584B2 (ja) | 1989-10-16 | 1989-10-16 | 電流制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2839584B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111453A (en) * | 1993-08-26 | 2000-08-29 | Mitsubishi Denki Kabushiki Kaisha | Power switching device |
-
1989
- 1989-10-16 JP JP26951389A patent/JP2839584B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111453A (en) * | 1993-08-26 | 2000-08-29 | Mitsubishi Denki Kabushiki Kaisha | Power switching device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2839584B2 (ja) | 1998-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5298797A (en) | Gate charge recovery circuit for gate-driven semiconductor devices | |
| US5262733A (en) | Pulse-width modulation amplifier | |
| US5689394A (en) | Gate voltage modulation for transistor fault conditions | |
| US7205834B2 (en) | Power amplifier | |
| US6650094B2 (en) | Circuit configuration for supplying an electrical consumer and for limiting a time deviation of a switching current of a consumer | |
| JP3379562B2 (ja) | インバータ装置 | |
| US4926283A (en) | Temperature protected transistor circuit and method of temperature protecting a transistor | |
| WO1995033305A1 (en) | Pulse width modulation amplifier | |
| JPS5819026A (ja) | パルス幅変調回路 | |
| EP0624951B1 (en) | Control circuit for slowly turning off a power switch | |
| JPH03129507A (ja) | 電流制御回路 | |
| EP4277130A1 (en) | Protection for switched electronic devices | |
| US10177644B1 (en) | Input current extraction from inductor current in a voltage converter | |
| JP3357050B2 (ja) | 誘導型消費装置を刻時投入するための自動車用切換装置 | |
| US3965374A (en) | Circuit for controlling the switching times of inverting switching devices | |
| JP3575168B2 (ja) | Ｍｏｓｆｅｔ駆動回路 | |
| JPH10327021A (ja) | 増幅器用電圧供給回路 | |
| JPH049016B2 (ja) | ||
| JP3273744B2 (ja) | スイッチング素子駆動回路 | |
| EP1061628A1 (en) | A circuit for connection between a car radio and a motor-vehicle battery | |
| JP3137402B2 (ja) | 負荷電流検出回路 | |
| JPH0317586Y2 (ja) | ||
| JPH0224277Y2 (ja) | ||
| JPH03742Y2 (ja) | ||
| JP2704536B2 (ja) | 出力垂下特性を有するコンバータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |