JPH0312994A - 多層配線板の製造方法 - Google Patents

多層配線板の製造方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は多層配線板の製造方法に関するものである。
〔従来の技術〕
最近まで、メインフレームのコンピュータ印刷回路板を
組み立てる際に使用される好ましい配線構成は、焼結ア
ルミニウム酸化物基板内に埋められたモリブデンであっ
た。さらに最近では、そのような回路板はガラス・セラ
ミック基板内に埋められたε同を含む。
半導体の実装の際、そのようなセラミック基板の使用に
関係する固有の制限がある。１０ｎｓｅｃ以下のシステ
ム実行ザイクル時間を達成するためには、抵抗、インダ
クタンス及びキャパシタンスが小さく、厳密に間隔をあ
けられた多数の接続を実装構造に設ける必要がある。
しかしガラス・セラミック配線基板のように絶縁層及び
導体層を順次に積み−１−げて多層化する方式では各レ
ヘルの導体パターンを個別に試験したり修理したりする
ことは困難であり、また焼結金属で配線を形成した場合
は、所期の電気的特性を有する高密度な配線を達成でき
ない。
〔発明が解決しようとする課題〕 従って本発明の目的は、所望の電気的特性を有する高密
度な配線を実現でき、かつ各配線層を個別に試験したり
修理することができるような、多層配線板の製造方法を
１に供することである。
［課題を解決するだめの手段］ 本発明に従う多層配線板の製造方法は、様々な周知のメ
タライゼーション技術の１つによってポリイミドのよう
な誘電体膜」二に、所要の配線パターンを形成すること
を含む。配線パターンが形成された誘電体膜をピン・キ
ャリア基板に積層し接着する。次に誘電体膜に穴を形成
し、この穴に金属を付着する。付着された金属は層間接
続を与える。多層化する場合は、上記誘電体膜の積層、
穴の形成、穴のメタライゼーションの工程を繰り返す。
〔実施例〕
特に第１図を参照すると、本発明の具体的な好ましい製
造方法の流れ図が示されている。
ステップ１０において、カブＩ・ンのような有機誘電体
膜（第２図の１４）上に、少なくとも１つの貫通バイア
即ち穴を含む所望の導体パターン（第２図の１６）を置
くことによって、多層配線板の重ね合わせを構成する個
々の層が形成される。
導体パターンと反対側の有機膜の表面には、上面のバイ
ア構造と整合されたバイア穴を持った一面をおおう金属
の接地面（第２図の１７）の層が形成される。導体は、
銅、銅クロム又は他の電気的に導電性である材料で構わ
ない。カプトン・フィルムが好ましいが、他の多層半導
体モジュールを組み立てる時に同様に有効であるフィル
ムでも、有機誘電体膜に代用してよい。メタライゼーシ
ョン、又は導体パターンの形成は、当業者には周知の様
々なメタライゼーション技術によって達成される。
配線板内へ欠陥のある層を組み入れないようにするため
に、オープン接続、ショート回路及び信頼性に関して試
験を行ない、欠陥のある配線板は廃棄するか又は修理す
る。
ステップ１２において、第２図に示すように、ボリミイ
ド接着剤のような適正な接着剤１８によって、補助配線
ピン・キャリア基板２０の」二に、第１の有機誘電体膜
の層１４、導体のパターン１６、及び結合された導電性
金属接地面層１７からなるステップ１０で形成した複合
膜１１の層か積層される。ピン・キャリア基板２０は回
路板（図示せず）に接続するための接続ピンを有する配
線基板であり、接続ピンに接続された導電部即ら導電性
バイア２２を有する。第１の複合膜の層の場合は、この
層の底面がピン・キャリア基板２０の上表面に接着結合
される。第５図と関連して記述されるように、追加の膜
の層が重ねられ、前に積層された膜の層に接着結合され
る。
複合膜１１は、前に積層された層又はキャリア基板２０
上に重ねられて接着結合される。この場合、複合膜１１
は複合膜１１に含まれるバイア２４（第３図）が前の層
上のバイア又はキャリア基板内の導電性バイア２２と整
合するように積層される。
ステップ２６において、接着層１８と共に複合膜の層１
１がその下の複合膜層又はピン・キャリア基板に配置さ
れた後に、最後に重ねられた層の表面から、すぐ前に重
ねられた層又は最初にイ」けられる層の場合にはピン・
キャリア基板に通じるバイア接続を形成するために、接
続穴が形成される。接続穴は、マスク２８を通してエツ
チング、レーザー融除又は］・リル穴あけ等の周知の技
術を行なうごとにより形成される。マスク２８は、フォ
トレジスト又は剛体や金属のマスクでよい。層１１上の
整合したバイア２４は、エツチングを特定の部分に局限
する。第４図はポリイミド膜の層１４及び接着剤１８を
貫く接着穴３０をつくるためのエツチングパターンを形
成する金属マスク２８を描いている。
それぞれの層１１内に接続穴３０が形成された後、第５
図に示すように、ステップ３２において、蒸着、スパッ
タリング叉はメツキのようなこの技術分野では周知の方
法によって穴に金属３４が付着され、導体パターン１６
と基板の導電性バイア２２とを相互接続する。金属は銅
、金又はＰｂ５ｎ叉は同様のはんだ合金の１つでよい。
上述のように膜の層が整合しているから、付着金属は膜
の一番上の層上の導体と、前に重ね合わせた膜の層」二
の導体、叉ば最初の層の場合にはピン・キャリア基板と
の間に、その入れられた金属は接続を与えることになる
。
ステップ３６において、ステップ１０．１２．２６及び
３２を繰り返し、それぞれの層を重ね合わせ、多層配線
板を形成する。
第６図は、２つの膜の層構造を示しζいる。その中で示
されているように、ポリイミド膜の層１４′の上表面の
導体１６″が基板のバイア２２と接続されるように、層
は垂直に整合される。それぞれの層に穴を形成し、それ
ぞれの層をすぐ前の層と電気的に接続することにより、
あらかしめ決められたバイアの位置において２つ又はそ
れ以」二の層をいっしょに接続することができる。
多層配線板を製造する別の方法は、特定の複合層のそれ
ぞれのバイアの位置に予め形成した金属化穴を含む複合
層を接着結合するものである。それぞれの層は、前に重
ねられた層の上に整合され重ねられる。
すべての層が組み立てられた後、最終的なユニットは、
層上の導体と補助的なピン・キャリア基板内のピンとの
間の連続性の試験がなされる。
［発明の効果］ 本発明は、所望の電気的特性を有する高密度な配線を実
現でき、かつ各配線層を個別に試験したり修理すること
ができるような、多層配線板の製造方法を提供できた。
【図面の簡単な説明】
第１図は本発明の製造方法の流れ図である。 第２図は配線された一層のポリイミド・フィルムを持つ
ピン・キャリア基板の一部の断面図である。 第３図は第２図の構造の平面図である。 第４図は穴あげした時の構造を示す断面図である。 第５図は相互接続のための金属を付着した時の構造を示
す断面図である。 第６図は二層の積層配線板の断面図である。 〔主要部分の符号の説明〕 １１・・・複合層、 １４．１４°・・・有機誘電体膜の層、６．１６”　・
・・導体パターン、 ７．１７”・・・結合された導電性金属接地面の層、８
．１８”・・・接着剤、 ０・・・ピン・；１−ヤリア基板、 ２・・・基板の導電性バイア、 ４・・・バイア、 ８・・・金属マスク、 ０・・・接続穴、 ４・・・金属。

Claims (2)

    【特許請求の範囲】
  1. １．　（ａ）　誘電体膜上に、少なくとも１つのバイア
    を含む導体パターンと導電性接地面とを形成した複合層
    を用意し、 （ｂ）　導電部を有する基板上に、上記バイアを上記導
    電部と整合させて接着剤層を介して上記複合層を積層接
    着し、 （ｃ）　上記複合層及び接着剤層を貫いて上記バイアの
    位置に穴を形成し、 （ｄ）　上記穴に金属を付着して上記導体パターン及び
    導電部を相互接続し、 （ｅ）　所定数の複合層が積層されるまで、下側の複合
    層に対して上記（ａ）〜（ｄ）の工程を繰り返えすこと
    を含む多層配線板の製造方法。
  2. ２．　（ａ）　誘電体膜上に、少なくとも１つのバイア
    を含む導体パターンと導電性接地面とを形成した複合層
    を用意し、 （ｂ）　導電部を有する基板上に、上記バイアを上記導
    電部と整合させて接着剤層を介して上記複合層を積層接
    着し、 （ｃ）　誘電体膜上に、少なくとも１つのバイアを含む
    導体パターンと導電性接地面とを形成した追加の複合層
    を用意し、 （ｄ）　直前に積層した複合層上に、上記追加の複合層
    のバイアを直前に積層した複合層のバイアと整合させて
    接着剤層を介して上記追加の複合層を積層接着し、 （ｅ）　所定数の複合層が積層されるまで、各追加の複
    合層について上記（ｄ）の工程を繰り返えすことを含む
    多層配線板の製造方法。
JP2103260A 1989-06-02 1990-04-20 多層配線板の製造方法 Expired - Lifetime JPH0710032B2 (ja)

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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5063280A (en) * 1989-07-24 1991-11-05 Canon Kabushiki Kaisha Method and apparatus for forming holes into printed circuit board
JPH06105836B2 (ja) * 1990-10-05 1994-12-21 富士通株式会社 薄膜多層基板の製造方法
US5707749A (en) * 1990-11-30 1998-01-13 Hitachi, Ltd. Method for producing thin film multilayer wiring board
JP3004071B2 (ja) * 1991-04-16 2000-01-31 日本特殊陶業株式会社 集積回路用パッケージ
US5231751A (en) * 1991-10-29 1993-08-03 International Business Machines Corporation Process for thin film interconnect
US5313015A (en) * 1991-12-31 1994-05-17 Schlegel Corporation Ground plane shield
JPH05275568A (ja) * 1992-01-22 1993-10-22 Hitachi Ltd 多層配線回路板及びその製法
US5360948A (en) * 1992-08-14 1994-11-01 Ncr Corporation Via programming for multichip modules
US5401913A (en) * 1993-06-08 1995-03-28 Minnesota Mining And Manufacturing Company Electrical interconnections between adjacent circuit board layers of a multi-layer circuit board
US5574630A (en) * 1995-05-11 1996-11-12 International Business Machines Corporation Laminated electronic package including a power/ground assembly
FI982568A7 (fi) * 1997-12-02 1999-06-03 Samsung Electro Mech Menetelmä monikerroksisen painetun piirilevyn valmistamiseksi
US6016005A (en) * 1998-02-09 2000-01-18 Cellarosi; Mario J. Multilayer, high density micro circuit module and method of manufacturing same
US6162365A (en) * 1998-03-04 2000-12-19 International Business Machines Corporation Pd etch mask for copper circuitization
US7382142B2 (en) 2000-05-23 2008-06-03 Nanonexus, Inc. High density interconnect system having rapid fabrication cycle
US7349223B2 (en) 2000-05-23 2008-03-25 Nanonexus, Inc. Enhanced compliant probe card systems having improved planarity
US6812718B1 (en) 1999-05-27 2004-11-02 Nanonexus, Inc. Massively parallel interface for electronic circuits
US7247035B2 (en) 2000-06-20 2007-07-24 Nanonexus, Inc. Enhanced stress metal spring contactor
WO2000076281A1 (fr) 1999-06-02 2000-12-14 Ibiden Co., Ltd. Carte a circuit imprime multicouche et procede de fabrication d'une telle carte
US6675469B1 (en) * 1999-08-11 2004-01-13 Tessera, Inc. Vapor phase connection techniques
US7952373B2 (en) 2000-05-23 2011-05-31 Verigy (Singapore) Pte. Ltd. Construction structures and manufacturing processes for integrated circuit wafer probe card assemblies
US7579848B2 (en) 2000-05-23 2009-08-25 Nanonexus, Inc. High density interconnect system for IC packages and interconnect assemblies
US6879492B2 (en) * 2001-03-28 2005-04-12 International Business Machines Corporation Hyperbga buildup laminate
US6770822B2 (en) * 2002-02-22 2004-08-03 Bridgewave Communications, Inc. High frequency device packages and methods

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62128596A (ja) * 1985-11-30 1987-06-10 古河電気工業株式会社 リジッド型多層プリント回路基板の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3351816A (en) * 1965-02-04 1967-11-07 Bunker Ramo Planar coaxial circuitry
US3436819A (en) * 1965-09-22 1969-04-08 Litton Systems Inc Multilayer laminate
US3751292A (en) * 1971-08-20 1973-08-07 Motorola Inc Multilayer metallization system
US4345955A (en) * 1980-10-28 1982-08-24 E. I. Du Pont De Nemours And Company Process for manufacturing multilayer ceramic chip carrier modules
JPS5797970U (ja) * 1980-12-08 1982-06-16
US4789423A (en) * 1982-03-04 1988-12-06 E. I. Du Pont De Nemours And Company Method for manufacturing multi-layer printed circuit boards
GB8316476D0 (en) * 1983-06-16 1983-07-20 Plessey Co Plc Producing layered structure
US4648179A (en) * 1983-06-30 1987-03-10 International Business Machines Corporation Process of making interconnection structure for semiconductor device
US4439270A (en) * 1983-08-08 1984-03-27 International Business Machines Corporation Process for the controlled etching of tapered vias in borosilicate glass dielectrics
US4541893A (en) * 1984-05-15 1985-09-17 Advanced Micro Devices, Inc. Process for fabricating pedestal interconnections between conductive layers in an integrated circuit
DE3639402A1 (de) * 1986-11-18 1988-05-19 Siemens Ag Verfahren zur herstellung einer mehrschichtigen leiterplatte sowie danach hergestellte leiterplatte

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62128596A (ja) * 1985-11-30 1987-06-10 古河電気工業株式会社 リジッド型多層プリント回路基板の製造方法

Also Published As

Publication number Publication date
DE69024704D1 (de) 1996-02-22
EP0400332A2 (en) 1990-12-05
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EP0400332A3 (en) 1992-03-11
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DE69024704T2 (de) 1996-07-04
EP0400332B1 (en) 1996-01-10

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